JPS6083091A - Performance information input unit - Google Patents
Performance information input unitInfo
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- JPS6083091A JPS6083091A JP58191541A JP19154183A JPS6083091A JP S6083091 A JPS6083091 A JP S6083091A JP 58191541 A JP58191541 A JP 58191541A JP 19154183 A JP19154183 A JP 19154183A JP S6083091 A JPS6083091 A JP S6083091A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、演奏情報を入力する演奏情報入力装置に関
する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a performance information input device for inputting performance information.
近年各種電子楽器が開発されており、そのなかには、鍵
盤等を用いて演奏した演奏結果を演奏情報としてメモリ
にストアし、それを再び読み出して自動演奏を行うこと
の出来るものもある。また、電子楽器とパーソナルコン
ピュータ等の電子式計算機とを結合し、電子式計算機か
ら演奏情報を入力し、電子楽器にて、その演奏情報に従
った楽音を順次発生して自動演奏を行うものも開発され
ている。In recent years, various electronic musical instruments have been developed, and some of them are capable of storing the results of a performance performed using a keyboard or the like as performance information in a memory, and reading it out again for automatic performance. There are also devices that combine an electronic musical instrument with an electronic calculator such as a personal computer, input performance information from the electronic calculator, and automatically perform automatic performance by sequentially generating tones according to the performance information on the electronic musical instrument. being developed.
しかしながら、これらにおいて、演奏情報を入力するに
は、種々複雑な操作をしなげればならず、また入力され
る情報の確認もむずかしい等、必ずしも好ましいもので
はなかった。However, these methods are not necessarily preferable because they require various complicated operations to input performance information, and it is difficult to confirm the input information.
この発明は、演奏情報をより簡便に入力することの出来
る演奏情報入力装置を提供することを目的とする・
〔発明の要点〕
第1の要点は、表示手段に5線、複数種類の音長、体符
長を示すマーク、カーソルなどを表示させ、このカーソ
ルにて上記マークの−うちの特定のマークを指定し、そ
の後5線上にそのカーソルを移動することにより、特定
の音階音の音符あるいは休符を5線上に表示するよ’I
cL、また対応する演奏情報をメモリ手段に記憶させる
ようにした演奏情報入力装置にある。An object of the present invention is to provide a performance information input device that can input performance information more easily. , a mark indicating the note length, a cursor, etc. are displayed, and by using this cursor to specify the - mark of the above marks, and then moving the cursor on the 5th line, you can select the note or note of a specific scale note. Display the rest on the 5th line.'I
cL, and a performance information input device configured to store corresponding performance information in a memory means.
第2の要点は、楽曲を複数の所定単位例えば小節毎に分
け、各単位を更に各パートに分け、夫々のハート毎に演
奏情報を入力し、それをメモリ手段の夫々別個のエリア
に記憶させ、その後上記演奏情報に含まれるタイミング
情報を調整して、上記メモリ手段の一つのエリアに再格
納する即ちミックスダウンするようにして、各単位毎の
演奏情報を得るようにした演奏情報入力装置にある。The second point is to divide a piece of music into a plurality of predetermined units, such as measures, to further divide each unit into parts, input performance information for each heart, and store it in separate areas of the memory means. Thereafter, the performance information input device adjusts the timing information included in the performance information and stores it again in one area of the memory means, that is, mixes it down, thereby obtaining performance information for each unit. be.
以下、図面に示す一実施例につき詳細に説明する。、本
実施例は、電子楽器とパージナルコンピュータとを結合
して演奏システムを構成したものであり、図中1は、パ
ーソナルコンピュータであり、このパーソナルコンピュ
ータ1には複数のコマンドやデータを入力するための複
数のキーを有するキーホード2を備えている。このキー
ボード2の右方には、タッチスイッチで構成されたカー
ソル移動キ一部2−1を有する(詳細は後述)。Hereinafter, one embodiment shown in the drawings will be described in detail. In this embodiment, a performance system is constructed by combining an electronic musical instrument and a personal computer. In the figure, 1 is a personal computer, and a plurality of commands and data are input to the personal computer 1. It is equipped with a key fob 2 having a plurality of keys for. On the right side of this keyboard 2, there is a cursor movement key portion 2-1 composed of touch switches (details will be described later).
そして、このキーボード2から入力される情報あるいは
、外部の記憶媒体、例えばフロッピーディスク、磁気録
音用カセットテープ、ROM/RAMパッケージなど(
いずれも図示せず)より入力される情報に従って、演算
処理を実行する演算回路やメモリ回路などを内部に有す
る中央処理装置3、上記入力あるいは演算結果等あるい
はグラフィック表示を行うCR,’II’ 4をこのパ
ーソナルコンピュータ1は備えている。Information entered from this keyboard 2 or external storage media such as floppy disks, magnetic recording cassette tapes, ROM/RAM packages, etc.
A central processing unit 3 which internally has an arithmetic circuit and a memory circuit that executes arithmetic processing according to information input from a computer (all not shown); CR, 'II' 4 which displays the above inputs, arithmetic results, etc., or graphics; This personal computer 1 is equipped with the following.
そして、このパーソナルコンピュータ1の背面にある信
号入出力ボートからデータがケーブル5を介して電子楽
器6に転送されるようになっている。即ち、パーソナル
コンピュータ1では、自動演奏するため演奏情報を発生
し、そハを転送することによって、電子楽器6内部でそ
の演奏情報に応じた楽音を発生出来るようになる。Data is transferred from a signal input/output port on the back of this personal computer 1 to an electronic musical instrument 6 via a cable 5. That is, the personal computer 1 generates performance information for automatic performance and transfers it, thereby allowing the electronic musical instrument 6 to generate musical tones according to the performance information.
この電子楽器6には、2パーソナルコンピユータ1から
転送さハてくる演奏情報に従った自動演奏にあわせて演
奏可能な鍵盤7を有する。勿論、この鍵盤7は、自動演
奏とは無関係に使用して、マニュアル演奏することも可
能である。This electronic musical instrument 6 has a keyboard 7 that can be played along with automatic performance according to performance information transferred from the two personal computers 1. Of course, this keyboard 7 can also be used for manual performance regardless of automatic performance.
図中8は、音色やリズム等を設定するスイッチで))す
、また図中9はスピーカである。8 in the figure is a switch for setting the tone, rhythm, etc.), and 9 in the figure is a speaker.
次に、第2図を参照して、第1図に示した演奏システム
の回路構成につき説明する。Next, with reference to FIG. 2, the circuit configuration of the performance system shown in FIG. 1 will be explained.
上記キーボード2の操作信号は、中央処理装置3内の制
御回路31に送出されて適宜処理される。The operation signal of the keyboard 2 is sent to a control circuit 31 in the central processing unit 3 and processed as appropriate.
また、カーソル移動キ一部2−1のスイッチ21はCR
T4に表示されるカーソルを上方向に移動させるもので
あり、スイッチ22は、上記カーソルを右方向に移動さ
せるものであり、スイッチ23は、上記カーソルを下方
向に移動させるものであり、スイッチ24は上記カーソ
ルを左方向に移動させるものである。また、指定スイッ
チ25は、現在カーソルが囲っている情報を所定レジス
タに入力することを指示するものである。この、カーソ
ル移動キ一部2−1の操作も制御回路31は検知する。In addition, the switch 21 of the cursor movement key part 2-1 is CR
The switch 22 moves the cursor displayed on T4 upward, the switch 23 moves the cursor downward, and the switch 24 moves the cursor downward. moves the cursor to the left. Further, the designation switch 25 instructs to input the information currently surrounded by the cursor into a predetermined register. The control circuit 31 also detects this operation of the cursor movement key part 2-1.
そして、制御回路31は、後述するレジスタACOSA
CI、ADRI、AI) R2、AI)ELM等を含む
制御用レジスタ32を使用しながら各種判断等を行ない
、最終的な情報をメモリ33にストアする。なお、この
メモリ33は、複数のエリアに分割し得るものであって
、制御回路31は、各エリアのアドレスを指定可能とな
っており、メモリ33に対するデータの書込み、読出し
が行える。The control circuit 31 also controls a register ACOSA which will be described later.
CI, ADRI, AI) R2, AI) Various judgments are made using the control register 32 including ELM, etc., and the final information is stored in the memory 33. Note that this memory 33 can be divided into a plurality of areas, and the control circuit 31 can specify the address of each area, and can write and read data to and from the memory 33.
また、制御回路31は、ミックスダウン部34に対し、
データ、制御信号の授受を行い、ミックスダウン機能を
果させる。つまり、例えば1小節毎の演奏情報の入力が
各パート別に行われ、メモリ33内の複数のメモリエリ
アにストアされた後、このミックスダウン部はそれぞれ
の情報を読出して、それに含まれるタイミング↑N報(
音長情報)を調整することによって、1つのメモリエリ
アにミックスダウンした1小節分の演奏情報を入力する
機能を果すものである。Further, the control circuit 31 controls the mixdown section 34 to
It sends and receives data and control signals, and performs the mixdown function. In other words, for example, after performance information for each measure is input for each part and stored in multiple memory areas in the memory 33, the mixdown section reads out each piece of information, and the timing ↑N included in it is read out. Information (
By adjusting the tone length information), it functions to input performance information for one measure of mixed down into one memory area.
また、図中35はディスプレイドライバであって、CI
t T’ 4において表示すべきデータを生成し表示駆
動する。In addition, 35 in the figure is a display driver, and CI
At tT'4, data to be displayed is generated and displayed.
このような構成のバーンナルコンピュータ1はケーブル
5内のデータバス5−1を介して、電子楽器6のインタ
ーフェース回路61に接続される。The burnal computer 1 having such a configuration is connected to the interface circuit 61 of the electronic musical instrument 6 via the data bus 5-1 within the cable 5.
このインターフェース回路61は、電子楽器6内の制御
回路62に接続され、電子楽器6とのデータの授受の制
御をする。この制御回路62には、更にキーボード63
からの信号が与えら4る。このキーボード63は、第1
図の鍵盤7、スイッチ8に相当する。This interface circuit 61 is connected to a control circuit 62 within the electronic musical instrument 6 and controls data exchange with the electronic musical instrument 6. This control circuit 62 further includes a keyboard 63.
A signal from 4 is given. This keyboard 63 is the first
This corresponds to the keyboard 7 and switch 8 in the figure.
従って制御回路62は、キーボード63より入力される
演奏情報をメモリ64にストアさせて、自動演奏に備え
たり、あるいは、楽音生成回路65に与えて楽音を生成
させる。またこの制御回路62は、パーソナルコンピュ
ータ1か−ら転送されてき楽音生成回路65に順隼タイ
ミング情報に従って、順次音階あるいは休符を示す情報
を楽音生成回路ビー力9によって音響信号に変換されて
発音される。Therefore, the control circuit 62 stores the performance information input from the keyboard 63 in the memory 64 in preparation for automatic performance, or supplies it to the musical tone generation circuit 65 to generate musical tones. In addition, this control circuit 62 sequentially transmits information indicating scales or rests to the musical tone generating circuit 65 from the personal computer 1 and converts the information indicating a musical scale or rest into an acoustic signal by the musical tone generating circuit 9 to produce sound. be done.
次に、第3図を参照してミックスダウン部34の詳細に
つき説明する。Next, details of the mixdown section 34 will be explained with reference to FIG.
カウンタ(CNTとも略記する)41は、ミックスダウ
ン処理の開始時において制御回路31が出力するクリア
信号CLLもによってクリアされたのち、同様に制御(
ロ)路31が出力する+1信号な入力して計数動作を実
行する。その計数出力は、時間データとして一致回路部
42のA入力端子、減算器430八入力端子、ラッチ(
LASTTとも略記する)44のL1入力端子・\夫々
入力する。After the counter (also abbreviated as CNT) 41 is cleared by the clear signal CLL output by the control circuit 31 at the start of the mixdown process, the counter (also abbreviated as CNT) is similarly controlled (
b) Execute counting operation by inputting the +1 signal outputted from path 31. The count output is sent as time data to the A input terminal of the matching circuit section 42, the subtractor 4308 input terminal, and the latch (
(also abbreviated as LASTT) 44 L1 input terminals.
そしてラッチ44のラッチデータは、L出力端子を介し
、減算器43のB入力端子・\印加さねる。The latch data of the latch 44 is applied to the B input terminal of the subtracter 43 via the L output terminal.
減算器43は、こねに対しへ入力端子−\の入力データ
からB入力端子・\の入力データを減算し、その差の時
間データを0出力端子から出力してメモリ33内の指定
チャンネル(エリア)に対し合成データの1つとして−
v込ませる。The subtracter 43 subtracts the input data of the B input terminal \ from the input data of the input terminal −\ for kneading, outputs the time data of the difference from the 0 output terminal, and stores it in the specified channel (area) in the memory 33. ) as one of the synthetic data −
Let's put v.
加算部45のへ入力端子にはRA M S内のミックス
ダウンされる2つのチャンネルからの時間データが読出
さjlて印加さねろ。また加算部45の13入力端子ま
たばC入力端子には夫々、前記2つのチャンネルのうち
の一方のチャンネルに対するラッチ(NEXTjとも略
記する)46がラッチする時間データまたは、他方のチ
ャンネルに対するラッチ(NEXTZとも略記する)4
7がラッチする時間データが夫々入力している。なお、
いずれのラッチ46.47を使用して加算動作をするか
切替る信号N E X T 1/、が制御回路31から
与えられる。そして加算部45は、へ入力端子−\の入
力データとB入力端子・\の入力データまたはC入力端
子・\の入力データとを加算し、その結果データをあら
たな時間データとして夫々、D出力端子またはE出力端
子から出力し、ラッチ46またはラッチ47ノ\ラツチ
させる。なお、ラッチ46.47は夫々、制御回路31
が出力する信号LAI、LA2の各出力時に前記ラッチ
動作を実行する。またミックスダウン処理の開始時にお
いては、制御回路31が出力する前記クリア信号CLR
によってラッチ46.47もカウンタ41と共にクリア
される。The time data from the two channels to be mixed down in the RAM S are read out and applied to the input terminal of the adder 45. Further, the 13 input terminal or the C input terminal of the adder 45 is provided with time data latched by a latch (also abbreviated as NEXTj) 46 for one of the two channels, or a latch (NEXTZ) for the other channel. (also abbreviated as)4
The time data 7 is latched is inputted respectively. In addition,
A signal NEXT1/, which switches which latch 46 or 47 is used to perform the addition operation, is applied from the control circuit 31. Then, the adder 45 adds the input data of the input terminal -\ to the input data of the B input terminal \ or the input data of the C input terminal \, and outputs the resulting data as new time data to the D output, respectively. The signal is output from the terminal or the E output terminal, and the latch 46 or latch 47 is latched. Note that the latches 46 and 47 are connected to the control circuit 31, respectively.
The latch operation is performed when each of the signals LAI and LA2 is output. Furthermore, at the start of the mixdown process, the clear signal CLR output from the control circuit 31 is
latches 46 and 47 are also cleared along with counter 41.
ラッチ46.47の各ラッチデータは、一致回路部42
0B入力端子またはC入力端子・\夫々、印加される。Each latch data of the latches 46 and 47 is stored in the matching circuit section 42.
Applied to the 0B input terminal or C input terminal, respectively.
そして、一致回路部42ではこれに応じてA入力端子・
\の入力データとB入力端子l\の入力データの一致一
、不一致を検出し、一致信号E1を出力して制御回路3
1・\送出するほか、A入力端子・\の入力データとC
入力端子l\の入力データの一致、不一致を検出し、一
致信号E2を出力して制御回路31・\送出する。Then, in the matching circuit section 42, the A input terminal and
A match or a mismatch between the input data of \ and the input data of the B input terminal l\ is detected, and a match signal E1 is output to control circuit 3.
1. In addition to sending out the data, input data from the A input terminal and C
Matching or mismatching of the input data at the input terminal \\ is detected, and a match signal E2 is outputted and sent to the control circuit 31\\.
次に、本実施例の演奏情報の入力方法について以下に説
明する。第4図は、演奏情報を入力するモードに、キー
ボード2の操作により設定したときのCR,T 4にお
ける表示状態を示す図で、制御ほか音符、休符等のマー
ク402を夫々表示している。また、カーソル403が
表示されている。Next, a method of inputting performance information according to this embodiment will be explained below. FIG. 4 is a diagram showing the display state in CR and T4 when the mode for inputting performance information is set by operating the keyboard 2. In addition to controls, marks 402 such as notes and rests are displayed respectively. . Additionally, a cursor 403 is displayed.
そして、上段と下段とを区別するライン404が示され
ている。Also shown is a line 404 that distinguishes the upper stage from the lower stage.
そして、このカーソル403は、夫々マーク4()2の
囲いと合致する大きさを有し、カーソル移動キ一部2−
1の各スイッチ21〜24の操作により上、右、下、左
方向に移動させることが可能である。The cursor 403 has a size that matches the enclosure of the mark 4()2, and the cursor movement key is partially 2-2.
By operating each of the switches 21 to 24 of 1, it is possible to move it upward, rightward, downward, and leftward.
第5図は、カーソル移動キ一部2−1の操作にともなう
制御回路31の処理動作を示すフローチャートであり、
先ずステップS、では、指定スイッチ25がオンさねて
いるか否かジャッジさh、N。FIG. 5 is a flowchart showing the processing operation of the control circuit 31 in accordance with the operation of the cursor movement key part 2-1.
First, in step S, it is judged whether the designated switch 25 is turned on or not.
の判断がなされると、ステップStに進行し、カーソル
移動スイッチ21〜24のうちいずねかが操作さねてい
るか否かジャッジする。もしNOの判断がなされると、
再びステップS、にもどる。いま例えば、スイッチ24
を操作すると、ステップSsに進行し、ステップS、で
はカーソル403を左方向に移動するよう制御回路31
は制御し、CI’(T4上のカーソル403が左方向に
移動する。このように、カーソル40’3をスイッチ2
1〜24を操作することによって、第6図四の位置まで
移動する。そして、この第6図囚の状態で、指定スイッ
チ25を操作すると、ステップSlではYESの判断が
なされ、次にステップS、に進行する。ステップS4で
は、カーソル403がライン404より上にあるか否か
ジャッジされ、いまライン404より下側にあるから、
NOの判断がなされ、ステップS、に進行する。ステッ
プS、では、現状のカーソル403の位置から判断して
その音長情報(あるいは特殊記号等)を制御用レジスタ
32内θ)レジスタACOに刷込む。いまの場合、そσ
)音長情報は2分音符を示すコードとなる。When this determination is made, the process proceeds to step St, where it is determined whether any of the cursor movement switches 21 to 24 has been operated. If the decision is NO,
Return to step S again. For example, switch 24
When the cursor 403 is operated, the process proceeds to step Ss, in which the control circuit 31 moves the cursor 403 to the left.
is controlled, and the cursor 403 on CI'(T4 moves to the left. In this way, the cursor 40'3 is moved to the switch 2.
By operating 1 to 24, the robot moves to the position shown in FIG. 6, 4. When the designation switch 25 is operated in the state shown in FIG. 6, a YES determination is made in step Sl, and the process proceeds to step S. In step S4, it is judged whether the cursor 403 is above the line 404, and since it is now below the line 404,
A NO determination is made, and the process proceeds to step S. In step S, the tone length information (or special symbol, etc.) is judged from the current position of the cursor 403 and is imprinted in the θ) register ACO in the control register 32. In this case, σ
) The note length information is a code indicating a half note.
そして、こaステップS、に続き、ステップS1へ進行
し、指定スイッチ25が押されているか否かジャッジさ
れ、もしNOの判断がなされると、ステップS、に進行
する。 いま、スイッチ21を操作してカーソル403
を上方・\移動させると、ステップS、の処理によって
、第6図(B)の如くなる。Then, following step S, the process proceeds to step S1, where it is judged whether or not the designation switch 25 is pressed. If the determination is NO, the process proceeds to step S. Now, operate the switch 21 to move the cursor 403
When \ is moved upward, the result becomes as shown in Fig. 6(B) through the process of step S.
そして、この状態で指定スイッチ25を操作すると、ス
テップS、、S、、S、の処理によって、レジスタAC
Oの内容が、一部修正さhて、2分音符と#の情報を示
すコードが入力される。また、カーソル4()3内の表
示は第6図(ハ)のように変化するO
そして、次にスイッチ21及びスイッチ22の操作によ
って、カーソル403を第6図(Qに示す位置まで移動
する。このとき、カーソル403内の表示は第6図(鈎
に示すままである。そして、第6図0の状態で、指定ス
イッチ25を操作すると、ステップ81.84に続きス
テップS、に移行し、現在のカーソルの位置、即ち今の
場合2分音符のタマの位置に対応する音高情報が、制御
回路31で発生さ名、制御用レジスタ32内のレジスタ
AC1に入力する。When the designation switch 25 is operated in this state, the register AC is
The content of O is partially modified and a code indicating information about a half note and # is input. Also, the display inside the cursor 4 ( ) 3 changes as shown in FIG. 6 (C). Then, by operating the switches 21 and 22, the cursor 403 is moved to the position shown in FIG. At this time, the display within the cursor 403 remains as shown in FIG. , pitch information corresponding to the current cursor position, that is, the position of the half note in this case, is generated in the control circuit 31 and input to the register AC1 in the control register 32.
そして、次にステップS、にて、メモリ33の所定エリ
アの最初のアドレスに当該音符の音高情報が、次のアド
レスにタイミング情報(音長情報)がストアされる。な
お、具体的なデータの記憶状態は後述する。そして、い
ま、第6図(Qのカーソル403内の表示は、S−4O
X上に固定されることになり、以後のカーソル403の
移動では、その内部の表示は併わないようになる。Then, in step S, the pitch information of the note is stored at the first address of a predetermined area of the memory 33, and the timing information (length information) is stored at the next address. Note that the specific data storage state will be described later. And now, the display in the cursor 403 of FIG. 6 (Q is S-4O
It will be fixed on the X, and when the cursor 403 is moved from now on, the display inside it will not overlap.
ステップS、では、メモリ330所定エリアの演奏内容
のうち音長情報の合計が、1小節の音長を越えるか否か
ジャッジする。いまこの曲は全音符の音長(後述するよ
うにCOで表現される)が1小節分の長さとなるから、
この全音符の音長と比較され、いま「小」である判断が
なされるから、次にステップS、にもどる。もし、この
ステップS。In step S, it is determined whether the sum of note length information among the performance contents in a predetermined area of the memory 330 exceeds the note length of one measure. Now, in this song, the length of a whole note (expressed as CO as explained later) is one measure long, so
It is compared with the length of this whole note, and it is determined that it is "small", so the process returns to step S. If this step S.
で、「等しい」という判断がなされると、1小節の演奏
情報の入力が完了したことになり、次の小節の入力に移
行する。そして、このステップS、で、「犬」である判
断がなされると、1小節の音長を越えて演奏情報が入力
されたことになり、次のステップS、で、C11(、T
4の画面上にエラーを表示せしめる。If it is determined that they are equal, it means that the input of performance information for one bar is completed, and the process moves on to inputting the next bar. Then, in step S, if it is determined that it is "dog", it means that the performance information has been input exceeding the note length of one measure, and in the next step S, C11(, T
Display the error on the screen in step 4.
このようにして、1音ずつの演奏情報が入力されること
によって、1小節分の演奏情報がメモリ33にストアさ
れることになり、それを操り返すことによって、1曲の
演奏情報が入力される。いま、本実施例においては、第
7図(イ)、(ハ)に示すように、音階、オクターブを
示すコードは、発音(KEYON)、消音(KEYOF
F)を示す情報によって変化する。そして、音長あるい
は体符長によって指定されるタイミング情報は、第8図
に示すようにコード化される。いま、この第8図のコー
ドは16進表示である。In this way, by inputting performance information for each note, performance information for one measure is stored in the memory 33, and by manipulating it, performance information for one song is input. Ru. Now, in this embodiment, as shown in FIG.
It changes depending on the information indicating F). Timing information specified by note length or note length is encoded as shown in FIG. The code shown in FIG. 8 is now expressed in hexadecimal.
従って、例えば第6図(CJ K示した音符に続けて、
第9図(旬に示す如く演奏情報を入力したとすれば、メ
モリ33の所定エリアには第9図■に示すデータが記憶
される。Therefore, for example, following the notes shown in Figure 6 (CJ K),
If performance information is input as shown in FIG. 9 (Jun), data shown in FIG. 9 (2) is stored in a predetermined area of the memory 33.
即ち、この第9図■に示すデータのうち、最初バ
の1ガイ)’c3“は、第3オクターブのC#の音階音
を発音開始することを指示する。次の1パイ) ’ 6
0 ’は2分音符の長さを示す。その次のバイト’ c
H″は上記発音開始した音階音の消音開始を指示する。That is, among the data shown in Fig. 9 (■), the first bar 1 gai) 'c3'' instructs to start sounding the C# scale note of the third octave.The next 1 gai) '6
0' indicates the length of a half note. next byte' c
H'' instructs to start muting the scale note that has started to be sounded.
次のパイ)’(10’は、音長時間がゼロであることを
示し、上記音階音C#の消音と同時に次のバイトで指示
される音階音の処理をすることになる。そして次の音階
音は、第2オクターブのBの音1萱音である。そして、
更に次のバイト′30″は、4分音符の長さを示す。次
°のバイト’HA′は、上記音階音Bの消音を指示し、
更に次のバイトが′00′であるから、その消音と同時
に、次のバイトで示される第2オクターブの音階音Aの
発音開始を指示する。そして、次のバイトで、その音長
が4分音符に相当することが理解される。次のパイ)
’ AA ’は、上記音階音Aの消音を行うことを指示
し、上のパイ)’00’で1小節全ての音階音の発生が
終了したことを指示している。The next pi)'(10' indicates that the tone length is zero, and the scale note specified by the next byte is processed at the same time as the above scale note C# is silenced.Then, the next byte is processed. The scale note is one note of B in the second octave.And,
Furthermore, the next byte '30'' indicates the length of the quarter note.The next byte 'HA' instructs to mute the scale note B,
Furthermore, since the next byte is '00', at the same time as the muting, the start of sound generation of the scale note A of the second octave indicated by the next byte is instructed. Then, in the next byte, it is understood that the note length corresponds to a quarter note. next pie)
'AA' instructs to mute the scale note A, and '00' in the upper pie indicates that the generation of all scale tones in one bar has been completed.
このように、第9図■に示す1小節の演奏情報はコード
化され、メモリ33にストアされる。そして、以下同様
にして、続く小節の演奏情報を順次入力すねは、1曲全
体の演奏情報がメモリ33に記憶される。しかる後、キ
ーボード2の所定の操作によってこの演奏情報を、電子
楽器6に転送し、メモリ64にストアせしめる。従って
、電子楽器6においては、楽音生成回路65に順次メモ
リ64から読出された演奏情報を与えることにより、そ
の演奏を実行することが出来る。In this way, the performance information for one bar shown in FIG. 9 is encoded and stored in the memory 33. Then, in the same manner, the performance information of the following measures is sequentially inputted, and the performance information of the entire song is stored in the memory 33. Thereafter, by performing a predetermined operation on the keyboard 2, this performance information is transferred to the electronic musical instrument 6 and stored in the memory 64. Therefore, in the electronic musical instrument 6, by providing the musical tone generation circuit 65 with performance information sequentially read out from the memory 64, it is possible to execute the performance.
次に、本実施例のミックスダウン機能について説明する
。上述したように、ミックスダウン部34トにわけて、
即ち第9図■と第9図(Qにわけて予めメモリ33の2
つのエリア(チャンネル1、チャンネル2)にストアし
、そねをミックスダウンして、第9図(5)に相当する
演奏情報を別のエリア(チャンネル3)に得る。なお、
このパートのわけ方としては、曲によって低音部と高音
部あるいは低音部、中音部、高音部というようにしても
よく、種々の方法がとれる。Next, the mixdown function of this embodiment will be explained. As mentioned above, the mixdown section is divided into 34 parts,
That is, FIG. 9 (■) and FIG.
The song is stored in two areas (channel 1, channel 2), the song is mixed down, and performance information corresponding to FIG. 9 (5) is obtained in another area (channel 3). In addition,
Depending on the song, the parts may be divided into a bass part and a treble part, or a bass part, a middle part, and a treble part, and various methods can be used.
第10図は、このミックスダウン機能を説明するための
制御回路31のフローチャートである。FIG. 10 is a flowchart of the control circuit 31 for explaining this mixdown function.
先ず、キーボード2の操作によって、ミックスダウンを
指令すると、フローチャートのステップM、 、 M、
、 M、 、M4が夫々実行され、クリア信号の出力
によってカウンタ(CNT)41、ラッチ(NEXTI
)46、ラッチ(N13XT2 ) 47、ラッチ(L
ASTT)44が、共にリセットさ4る。First, when a mixdown is commanded by operating the keyboard 2, steps M, , M, of the flowchart are executed.
, M, , M4 are executed, and the output of the clear signal causes the counter (CNT) 41 and latch (NEXTI
) 46, Latch (N13XT2) 47, Latch (L
ASTT) 44 are reset together.
次のステップMH、Maによって、制御用レジスタ32
内のチャンネルx(CHl)に対するアドレスレジスタ
ADRIと、チャンネル2(C:N2)に対するアドレ
スレジスタADt(2とに、先頭アドレスをプリセット
する。つまり、いまメモリ33内で、第9図■に示すデ
ータはチャンネル1のエリアに記憶されており、第9図
ψ)に示すデータはチャンネル2のエリアに記憶されて
いるものとする。従って、いまレジスタADI(,1と
A I) R2とで夫々のエリアの先頭アドレス(例え
ば、夫々のエリアの0番地)が指定される。By the next steps MH and Ma, the control register 32
The start address is preset in the address register ADRI for channel x (CHl) and the address register ADt (2) for channel 2 (C:N2).In other words, the data shown in FIG. is stored in the channel 1 area, and the data shown in FIG. 9 ψ) is stored in the channel 2 area. Therefore, the start address of each area (for example, address 0 of each area) is now specified by register ADI(, 1 and A I) R2.
そして次のステップM、により、チャンネル1とチャン
ネル2との両データをミックスダウンして得られるデー
タを記憶さぜるメモリ33のエリア、いまチャンネル3
(CH3)とすると、このチャンネル3の先頭アドレス
(例えば、そのエリアの0番地)を、制御用レジスタ3
2内のレジスタADRMに記憶させる。Then, in the next step M, the area of the memory 33 where the data obtained by mixing down both channel 1 and channel 2 data is stored, is now channel 3.
(CH3), the start address of this channel 3 (for example, address 0 of that area) is set to the control register 3.
It is stored in the register ADRM in 2.
ド
次にステップ旧、に進行する。いまラッチ46のデータ
とカウンタ4】の計数出力とが一致するか否かが一致回
路部42にて判断されるが、双方とも「0」であるから
、′1“レベルの一致信号E1が発生し、制御回路31
に与えら牙する。そのため、I
制御回路間は、ステップM、の処理を行わせ、減JTl
i43ノ結果データ、即ちカウンタ41の計数出力「0
」からラッチ44のデータ「o」を減算したデータ「0
0」をCH3の先頭アドレスに記憶させる。Proceed to the next step, Old. Now, the coincidence circuit section 42 judges whether the data of the latch 46 and the count output of the counter 4 match or not, but since both are "0", a coincidence signal E1 of '1' level is generated. and control circuit 31
To give fangs. Therefore, between the I control circuits, the process of step M is performed to reduce JTl.
i43 result data, that is, the count output of the counter 41 "0"
"The data "o" of the latch 44 is subtracted from the data "0".
0" is stored in the first address of CH3.
次IC、カウンタ41の計数出力「0」がラッチ44に
設定され、前回のデータとして保持される(ステップM
、。)。そして、ステップM1、では、上記レジスタA
DRMが+1されて、次の番地(例えば1番地)となり
、CI−I 3のその1番地に、CI−11の先頭番地
の内容、いまの場合パc3“が読出されて書込まれる(
ステップM、、)。Next IC, the count output "0" of the counter 41 is set in the latch 44 and held as the previous data (step M
,. ). Then, in step M1, the register A
The DRM is incremented by 1 to become the next address (for example, address 1), and the contents of the first address of CI-11, in this case, "c3", are read and written to the first address of CI-I3 (
Step M,,).
次に、CHIの指定アドレスが+1さねて次の番地(1
番地)をステップM+sで指定し、次のステップMI4
で、CH1の1番地の時間データ′60′を読出し、加
算部45のA入力端子に制御回路31は送出する。そし
てB入力端子へのラッチ46の時間データ′00“と加
算し、その結果の時間データ′60“がラッチ46に再
びラッチされる。そして、次にADRIが+1されて、
2番地を設定され(ステップM□)、次にADRMが
+1されて2番地となる(ステップM、6)。そしてス
テップM8にもどる。Next, the specified address of CHI is +1 up to the next address (1
address) in step M+s, and the next step MI4
Then, the control circuit 31 reads the time data '60' at address 1 of CH1 and sends it to the A input terminal of the adding section 45. Then, it is added to the time data '00' of the latch 46 to the B input terminal, and the resulting time data '60' is latched into the latch 46 again. Then, ADRI is increased by +1,
Address 2 is set (step M□), and then ADRM is incremented by 1 to become address 2 (step M, 6). Then, the process returns to step M8.
次にステップM8では、ラッチ46の時間データが16
0″′となっており、カウンタ41の内容は′″00′
であるため、NOの判断がなされ、次にステップMl、
に進行する。Next, in step M8, the time data of the latch 46 is set to 16.
0'', and the contents of the counter 41 are ``00''.
Therefore, a determination of NO is made, and then step Ml,
Proceed to.
このステップM 1 yでは、上記ステップM、と同様
な処理をメモリ33のCH2に対して実行するものであ
り、一致回路部42は、カウンタ41の計数出力″V0
0′とラッチ47のラッチデータ′00′との一致を判
断して 1″の一致信号E2を出力し、制御回路31−
\与える。こねにより制御回路31”’Q&−1、ステ
ップM、、 K進行する。ここで、以下のステップM、
、 、 M、、 、 M、。、M、1、M、、 、M、
、、M□、Mtwの各処理は、上記CH1に対する各ス
テップM8、Ml (、、へ41+、VLB、へ(Hs
、 Ml4、M、、 、M、6 と夫々対応しており
、CH2に対してCI−11同様の処理が実行される。In this step M 1 y, the same process as in step M above is executed for CH2 of the memory 33, and the matching circuit section 42 uses the count output "V0" of the counter 41.
0' and the latch data '00' of the latch 47 is determined and a match signal E2 of 1'' is output, and the control circuit 31-
\give. By kneading, the control circuit 31'''Q&-1, steps M, , K proceed.Here, the following steps M,
, ,M,, ,M,. ,M,1,M,, ,M,
, , M□, Mtw are each step M8, Ml (,, to 41+, VLB, to (Hs
, Ml4, M, , M,6, respectively, and the same processing as CI-11 is executed for CH2.
即ち、ステップM1.では、CH302番地に減算器4
3の結果データ’ oo ’が逼り、込まれ、ステップ
M、。ではラッチ44に′00′が再びラッチされる。That is, step M1. Now, add subtractor 4 to address CH302.
The result data 'oo' of step M is filled in and entered. Then, '00' is latched in the latch 44 again.
そしてステップM、。、M□によりCI−1,3の3番
地に対し、第9図σ()に示すCI−1200番地から
のデータ’E2′を書込む。次にAI)R2が+1され
て1番地とされ(ステップM□)、またステップM0で
はCH2の1番地の時間データ′″30″と加算され、
その結果データ″″30′がラッチ47にラッチされる
。そしてステップM14 、 N’L+ではADR2が
2番地を設定され、ADRMは4番地を指定され、次に
ステップMl?にもどる。And step M. , M□ write data 'E2' from address CI-1200 shown in σ() in FIG. 9 to addresses 3 of CI-1 and CI-3. Next, AI)R2 is incremented by 1 to become the 1st address (step M□), and in step M0, it is added to the time data ``30'' of the 1st address of CH2,
As a result, data ""30' is latched into latch 47. Then, in step M14, N'L+, ADR2 is set to address 2, ADRM is assigned address 4, and then step Ml? Return to
ステップM 17では、カウンタ41のデータ′00′
とラッテ47のデータ130′との不一致が検出され、
′0″の一致信号E2が出力され、ステップ1%Laに
進行してCHI、CH2のデータが1小節を終了したか
否かジャッジし、いまデータエンドではないから、ステ
ップM!?に進行し、制御回路31はカウンタ41に対
し+1信号を出力してその計数出力を′01#とする。In step M17, the data '00' of the counter 41 is
A discrepancy between the data 130' and the data 130' of Latte 47 is detected,
A coincidence signal E2 of '0'' is output, and the process proceeds to step 1%La, where it is judged whether or not the data of CHI and CH2 have completed one measure.Since the data is not at the end now, the process proceeds to step M!? , the control circuit 31 outputs a +1 signal to the counter 41 and sets the count output to '01#.
そしてステップM、に復帰する。Then, the process returns to step M.
このステップM、では、カウンタ41の出力101′と
、ランチ46の出力′60′の不一致が判断され、ステ
ップM1.に進行し、このステップM11でも不一致が
判tf17され、ステップM、6、ステップMy?によ
りカウンタ41が+1されて′02′となり、ステップ
。In this step M, it is determined whether the output 101' of the counter 41 and the output '60' of the lunch 46 do not match, and in step M1. The process proceeds to Step M11 as well, where it is determined that there is no mismatch tf17, Step M, 6, Step My? The counter 41 is incremented by 1 and becomes '02', and step.
M、に戻る。Return to M.
以下、カウンタ41の内容が、ラッチ47のデータ13
0“と一致するまでの間、上記ステップM8、Mll、
Mta、Mt?が夫々繰り返される。そしてカウンタ4
1の値が′30′と一致すると、ステップM1yでは一
致が検出され、ステップM1.ではCH,3の4番地に
、カウンタ41のデータ′30“とラッチ44のデータ
′″00″との減算結果’3’0’が書込まれる。Hereinafter, the contents of the counter 41 are the data 13 of the latch 47.
0", the above steps M8, Mll,
Mta, Mt? are repeated respectively. and counter 4
If the value of 1 matches '30', a match is detected in step M1y, and step M1. Then, the subtraction result ``3'' between the data ``30'' of the counter 41 and the data ``00'' of the latch 44 is written to address 4 of CH,3.
またステップM1.では、ラッチ44にカウンタの現在
値ゝ30“がセットされる。次にステップM −o、
M□テv−z cl−t 317) 5番地K CH2
(7) 2番地からのデータ”EA“が書込まれ、更に
A D R2が+1されて3番地が設定され(ステップ
M、、)、次のステップM□では、ラッチ47にADR
2の3番地の時間データ′00“がラッチ47のデータ
′30′に加算さハて、このラッチ47には30“がセ
ットされる。そして、ステップM、4、Moを実行し、
Ml、にもどろ。いまステップMHTでは、再びYES
の判断がなされ、カウンタ41からラッチ44の内容を
引いた値’O(+’がC−H3の6番地に記憶され(ス
テップM、、)、ステップMIeではラッチ44に’3
0’を記憶させ、ステップMtOs Ma+の処理によ
って、CH30次のアドレス7番地に’ID、2′をス
トアせしめる。そして、次のステップM、tでADR2
を+1して5番地を指定し、次のステップM。でラッチ
47の内容を′60#とじ、次にステップM2.でAD
R2を+1して6番地を指定するようにし、次のステッ
プMssでADRMをCI−13の8番地を指定するよ
うにする。そして、再びステップMl ?にもどる。Also, step M1. Then, the current value of the counter "30" is set in the latch 44. Next, step M-o,
M□te v-z cl-t 317) No. 5 K CH2
(7) Data “EA” from address 2 is written, and ADR2 is further incremented by +1 to set address 3 (step M,,). In the next step M□, ADR is written to latch 47.
The time data ``00'' at address 2 and 3 is added to the data ``30'' in the latch 47, and 30'' is set in the latch 47. Then, execute steps M, 4, Mo,
Ml, don't hesitate. Now at step MHT, YES again
The value 'O(+') obtained by subtracting the contents of the latch 44 from the counter 41 is stored in address 6 of C-H3 (step M, , ), and in step MIe, the value '3' is stored in the latch 44.
0' is stored, and 'ID, 2' is stored at the 7th address next to CH30 by the process of step MtOs Ma+. Then, in the next step M, t, ADR2
Add +1 to specify address 5, and move to the next step M. The contents of the latch 47 are closed at '60#', and then step M2. AD
R2 is incremented by 1 to specify address 6, and in the next step Mss, ADRM is made to specify address 8 of CI-13. And step Ml again? Return to
いまカウンタ41は′30′であり、ラッチ47は’6
0’であるからNOの判断がステップM1.でなされ、
ステップM2M 1. Mty ’\逆進行た後、ステ
ップM8に戻る。Now the counter 41 is '30' and the latch 47 is '6'.
Since the result is 0', a NO judgment is made in step M1. made in
Step M2M 1. Mty'\ After moving backward, return to step M8.
以下の動作は上述したことのくり返しであり、第9図■
、■の内容は、第9図00如くタイミング情報を調整し
て変更される。そし、て、ステップM、、 において1
小節分の処理が終了したことが検知されると、ステップ
M□で′00′を入力して処理を終了する。The following operation is a repetition of what was described above, and is shown in Figure 9■
, ■ are changed by adjusting the timing information as shown in FIG. 900. Then, at step M, 1
When it is detected that the processing for the measure has been completed, '00' is inputted in step M□ to end the processing.
このようにして、1小節分の演奏情報がミックスダウン
して得られると、次の小節の演奏情報の処理に移る。In this way, once the performance information for one bar is mixed down and obtained, the process moves on to the processing of the performance information for the next bar.
なお、上記実施例では、本発明を電子楽器とパーソナル
コンピュータ等の電子式計算機とを結合した演奏装置に
適用したものであったが、電子楽器に表示装置、例えば
液晶ドツトマトリクス表示装置を設けて、同様の表示を
行って演奏情報を入力することも出来る。In the above embodiment, the present invention is applied to a performance device that combines an electronic musical instrument and an electronic calculator such as a personal computer. , it is also possible to enter performance information using a similar display.
また、パーソナルコンピュータ等の電子式計算機に楽音
発生回路を設けた場合は、それ単体で本発明を実施出来
る。Furthermore, if an electronic calculator such as a personal computer is provided with a musical tone generating circuit, the present invention can be carried out by itself.
また、上記実施例では、カーソルが4角形であったがそ
れに限られることなく、例えば単なる線(アンダーライ
ン)などであってもよい。Further, in the above embodiment, the cursor has a rectangular shape, but the cursor is not limited to this, and may be a simple line (underline), for example.
また、上記実施例では、演奏情報を1小節単位で、しか
も、各単位をパート毎に入力した後ミツを
クスダウンするようにして自動演奏情報劣入力しだが、
その単位とする長さは晟小節あるいは2/]・節管種々
変更出来る。In addition, in the above embodiment, performance information is inputted in units of one measure, and moreover, each unit is inputted for each part, and then the performance information is inputted automatically.
The length of the unit can be changed in various ways, such as 晙杆, 2/], and nodules.
更に、ミックスダウン機能を奏する回路構成は上記実施
例に限定されるものでなく、マイクロプロセッサ等によ
って、演算処理を行って同等の結果を得るようにしても
よい。Furthermore, the circuit configuration that performs the mixdown function is not limited to the above embodiment, and a microprocessor or the like may perform arithmetic processing to obtain equivalent results.
その他、本発明の要旨を逸脱しない範囲で種々変形応用
可能であることは勿論である。It goes without saying that various other modifications and applications can be made without departing from the gist of the present invention.
この発明は、以上説明したように演奏情報を簡単に入力
出来る利点がある。As explained above, this invention has the advantage that performance information can be input easily.
特に、第1の発明においては、演奏情報を視覚で確認し
ながら入力出来、また複雑な操作をすることな−く入力
出来るという利点がある。In particular, the first invention has the advantage that performance information can be entered while visually checking it, and can be entered without complicated operations.
また、第2の発明においては、楽曲を所定単位毎に区切
って入力するため、演奏情報の入力が簡単であり、しか
も各単位内で複数のパートにわけて多重記録した後、そ
れをミックスダウンして1つの演奏情報を得るようにし
たから、どのような楽曲も複雑な操作をすることなく非
常に簡単に入力出来るという利点がある。In addition, in the second invention, since the music is input by dividing it into predetermined units, it is easy to input the performance information, and moreover, after recording multiple parts in each unit, it is possible to mix down the parts. Since one piece of performance information is obtained by performing the following steps, there is an advantage that any musical piece can be inputted very easily without complicated operations.
図面は本発明の一実施例を示し、第1図はシステム構成
図、第2図はそのブロック回路図、第3図は、第2図の
一部詳細回路図、第4図はCRT上の表示状態を示す図
、第5図は演奏情報を入力する際の制御回路31の動作
を説明するためのフローチャート図、第6図(イ)乃至
0は、表示状態の変化を示す図、第7図及び第8図は演
奏情報を表現するコードを説明する図、第9図は曲の1
小節を示すと共にそれに対応するデータを示す図、第1
0図はミックスダウン時の制御回路31の動作を説明す
るためのフローチャート図である。
■・・・パーソナルコンピュータ、2−1・・・カーソ
ル移動キー炉、3・・・中央処理装置、4・・・CRT
、6・・・電子楽器、31・・・制御回路、33・・・
メモリ、34・・・ミックスダウン部、41・・・カラ
ン、り、42・・・一致回路部、43・・・減算器、4
4.46.47・・・ラツ、チ、45・・・加算部、6
2・・・制御回路、65・・・楽音生成回路、401・
・・5線、402・・・マーク、403・・・カーソル
、404・・・ライン、、#P41膚曇橢♀=fird
=。
特詐出願人
カシオ計算機株式会社
第1図
第9
(C) ’ 4琴[羊(F)〔The drawings show an embodiment of the present invention; FIG. 1 is a system configuration diagram, FIG. 2 is a block circuit diagram thereof, FIG. 3 is a partial detailed circuit diagram of FIG. 2, and FIG. 5 is a flowchart for explaining the operation of the control circuit 31 when inputting performance information; FIGS. 6(a) to 0 are diagrams showing changes in the display state; FIG. Figure 8 and Figure 8 are diagrams explaining the chords expressing performance information, Figure 9 is the first part of the song.
Diagram showing measures and corresponding data, 1st
FIG. 0 is a flowchart for explaining the operation of the control circuit 31 during mixdown. ■...Personal computer, 2-1...Cursor movement key furnace, 3...Central processing unit, 4...CRT
, 6... Electronic musical instrument, 31... Control circuit, 33...
Memory, 34... Mixdown section, 41... Callan, 42... Matching circuit section, 43... Subtractor, 4
4.46.47...Ratsu, Chi, 45...Addition part, 6
2... Control circuit, 65... Musical tone generation circuit, 401.
...5 lines, 402...marks, 403...cursors, 404...lines, #P41 skin fog♀=field
=. Special fraud applicant Casio Computer Co., Ltd. Figure 1 No. 9 (C) '4 harp [Sheep (F)]
Claims (2)
と、カーソルとを表示可能な表示手段と、上記カーソル
を移動して、上記マークを指定した後、上記カーソルを
上記5線上−\移動することによって特定音階の音符あ
るいは休符を指定する指定手段と、この指定手段により
指定された上記特定音階の音符あるいは休符を上記表示
手段の5線上に表示せしめると共に、対応する演奏情報
をメモリ手段に記憶させる制御手段とを具備して成る演
奏情報入力装置。(1) A display means capable of displaying 5 lines, marks indicating multiple types of note lengths and note lengths, and a cursor, and after moving the cursor and specifying the mark, move the cursor to the a specifying means for specifying a note or rest of a specific scale by moving -\ on the line; and a specifying means for displaying the note or rest of the specific scale specified by the specifying means on the 5th line of the display means; A performance information input device comprising: control means for storing performance information in a memory means.
数のパート毎に、当該演奏情報を入力する入力手段と、
この入力手段により入力される各ハートの演奏情報を夫
々のパート毎に別個のエリアに記憶するメモリ手段と、
該メモリ手段の各エリアの演奏情報を、上記演奏情報に
含まれるタイミング情報を調整することによって上記メ
モリ手段の一つのエリアに再格納する制御手段とを具備
して成る演奏情報入力装置。(2) input means for dividing the music into a plurality of predetermined units and further inputting performance information for each of the plurality of parts within each unit;
memory means for storing performance information for each heart inputted by the input means in separate areas for each part;
A performance information input device comprising: control means for re-storing performance information in each area of the memory means into one area of the memory means by adjusting timing information included in the performance information.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58191541A JP2518196B2 (en) | 1983-10-13 | 1983-10-13 | Performance information input device |
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JP7178329A Division JP2570214B2 (en) | 1995-07-14 | 1995-07-14 | Performance information input device |
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JPS6083091A true JPS6083091A (en) | 1985-05-11 |
JP2518196B2 JP2518196B2 (en) | 1996-07-24 |
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