JPS6081640A

JPS6081640A - ソ−ト処理装置

Info

Publication number: JPS6081640A
Application number: JP18836883A
Authority: JP
Inventors: Nobuo Tsuda; 津田　伸生; Tetsuji Sato; 哲司佐藤
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1983-10-11
Filing date: 1983-10-11
Publication date: 1985-05-09
Also published as: JPH024926B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明はソート処理装置Ｋ　Ｉ９．ｌ　Ｌ、Ｉｒ４′に
ノート処理を並列に実行する装置に関する。

ソート処理とは、数値データや文字データからなる配列
要素を一定の順序に従って並べ替える処理である。電子
計算機でソート処理を行うには、配列要素を記述してい
る２値打号の数値的意味から配列要素間の大小関係を判
定して、配列要素を昇＋［（小さいものから大きいもの
への順）もしくは降順（大きいものから小さいものへの
順）に並べ替えを行う。この際、配列要素が数値データ
の場合には数値の大きさに順じて並べ替えられるが、文
字データの場合には、文字を記述しているＡＳＣＩ　Ｉ
　（Ａｂｂｒｅｖｉａｔｉｏｎ　ｆｏｒ　Ａｍｅｒｉｃ
ａｎ　５ｔａｎｄａｒｄＣｏｄｅ　ｆｏｒ　Ｉｎｆｏｒ
ｍａｔｉｏｎ　Ｉｎｔｅｒｃｈａｎｇｅ）　：＋−ドや
ＪＩＳコードがアルファべ、ト順やあいうえお順に対応
して昇順の大小関係を有しているため、辞書電子計算機
を用いた従来のソート処理では、ハードウェアが逐次処
理用は構成されているため、配列要素数が大量の場合に
は処理に要する時間が極めて長くなる問題があった。第
１図は、従来技術による逐次的なノート処理の原理図で
ある。本図は、置換法と呼ばれるソート処理手順の一例
を示している。本手順では、電子計算機のメモリ上に配
列要素の格納領域を定義しておき、そこに初期状態にお
いてあらかじめ配列要素を書き込んでおく。第１図では
、ＤｏからＤ５が６個の配列要素の格納領域であり、初
期状態において６個の配列要素４，６，１．３，５．２
が書き込１れている。

ＴｏからＴｔ−１はノート処理のサイクルを表わし、サ
イクルごとに配列要素が並べ替えられてゆく様子を図示
している。本図の手ｊ−では、ＴｏからＴｔ−１の各サ
イクルにおいて以下に述べる操作を行う。

■配列要素の格納領域Ａから配列要素ａをｌしみ出す。

■配列要素の格納領域Ｂから配列要素すを読み出す。

■配列要素ａおよびｂの大小関係を判定する。

ここで、配列要素ａの方が犬かもしくは配列要素すと等
しい場合には次のサイクルへ移行し、配列要素すの方が
犬の場合には次の操作へ進む。

■配列要素ａを配列要素の格納領域Ｂへ書き込む。

■配列要素すを配列要素の格納領域Ａへ書き込む。

以上の■から■の操作において、■から■が比較操作で
あり、■および■が置換操作である。第１図に示した手
順では、サイクル１’Ｏではり、およびＤｌを上記操作
におけるＡおよびｊ３とし、ｖ、Ｔ同様にサイクルＴ１
ではＤｌおよびＤｌをＡおよびＩ３として逐次的に処理
を進める。図中、丸で囲んだ配列要素は比較操作の対象
であることを示している。１だ、矢印を付記した２個の
配列安素は置換操作が行われたことを示している。処理
がＤ４およびり、に対するサイクルまで進んだならば、
ＤｏおよびＤＩに対するサイクルへもどって、再び同様
の処理を繰り返す。ＤｏおよびＤｌに対するサイクルか
゛らＤ４およびＤ５に対するサイクルを繰り返し行う過
程で、置換操作が一度も行われなければＤ４およびＤ５
に対するサイクルＴｔ−１をもって本ノート処理は完了
し、ＤｏからＤ５の配列要素の格納領域には配列要素６
゜５．４，３，２．Ｌが降順に並べ替えられて配列され
ている。

杉、上説明した第１図の手順では、処理が完了するまで
無条件に処理を進めるため、一般に配列要素数がｍ個の
場合に全処理に要するサイクル数ｔは、７”ｍＸ　（ｒｎ　−１）となり、配列要素数が増大すると処理時間はほぼ２乗に
比例して増大する難点があった。一方、こうした難点を
緩和するために、置換操作が完了したと推定されるサイ
クルを省略する手順も知られているが、一般に逐次的な
ノート処理を行うかきり、完了１でに要するサイクル数
ｔは、ｔ　＝　ｍ　Ｘ　ｔｏｇ２ｍ以下にはできず、やはり配列要素数が大量の場合には、
極めて長い処理時間を必要としていた。

そこで、逐次的なノート処理における難点を解決する従
来技術として、専用のノート処Ｊ（１（装置を用いて前
記の第１図で説明した手順におけるＤｏおよびＤＩＫ対
するサイクルからＤ４およびり、に対するサイクルの比
較操作と置換操作とをそれぞ′Ｆ１並列に実行する方法
が既知である。本方法では、配列要素１個のビット数が
ｌビ、トである場合、２個の配列要素に対してこれらを
保持する］ビットのレジスタ２個と１ビツトの比較器１
個を割り当てる。従って、一般に２ｎ個のレジスタｎ個
の比較器からなるノート処理装置では、ｍ≦２ｎの関係にあるｍ個の配列要素のソート処理を実行できる
。本ノート処理装置は、電子附勢機の付属装置として使
用するため、具体的にノート処理を行うに当っては、電
子計算機のメモＩＪ　Ｑｐ、に予めノート処理の対象で
ある複数個の配列要素を保持しておき、データ転送路を
介して配列要素を本ノート処理装置へ順次入力し、次い
でノート処理がなされた配列要素を順次出力して同じく
データ転送路を介して元のメモリ等に整列して保持する
。ノート処理の手順における置換操作と比較操作は、前
記のレジスタにｍ個の配列要素を順次入力し、次いで出
力する操作と同期して実施することが原理的に可能なた
め、ノート処理完了までに必要なサイクル数ｔは、ｔ＝２ｒｎとなる。

このように、従来のノート処理装置では、配列要素１個
当りのど、ト敢がデータ転送路のビワ１幅と同じかもし
くは小さい場合に、逐次的なノート処理に比べて極めて
高速にソート処理を行うことができる。しかし、配列要
素１個当りのビット数が、ノート処理装置を構成してい
るレジスタおよび比較器のビワ１幅１を超える場合には
、ノート処理を行えない問題があった。また、この問題
を解決するため、レジスタおよび比較器のビワ１幅ｉを
大きくした場合には、ノート処理装置の回路量が膨大に
なるＫもかかわらず、ソート処理の速度はデータ転送路
のピッ；・幅と転送サイクルで決まるため、装置として
の価格性能比が低下する問題があった。現用の電子計算
機のデータ転送路は、８ビ、トから３２ビ、ト程度であ
るため、従来のソート処理装置の適用範囲も配列要素１
個当りのビット数が８ピ、トから３２ビット程度の数値
データのノート処理を主としていた。しかし、今日、電
子計算機による情報処理の需要が数値データのみならず
文章等の文字データへ拡大するにつれて、配列要素１個
が数百ビットであっても効率良くソート処理を行える拡
張性のあるソート処理装置が望まれていた。

本発明は、かかる従来技術の問題を除去するため、それ
ぞれ独立して読み出し動作およびルき込み動作が可能な
２個のメモリと、比較器と２個のフラグレジスタを少く
とも具備したユニットの複数個でソート処理装置を構成
したことにより、前記ソート処理のサイクル１回におけ
る比較操作の回数および置換操作と等価な転送操作の回
数を配列要素のビット数に応じて任意に設定可能にし、
かつこれら比較操作および転送操作を並列実行可能にし
たことを特徴とし、その目的はデータベースの検索など
配列要素のビット数が極めて大きい場合のソート処理に
適するノート処理装置を提供することＫある。

以下、本発明を実施例を参照して詳細に説明する。

第２図は、本発明の一実施例であるノート処理装置の構
成図である。本ソート処理装置−２、複数個のユニ、ト
をユニット間データ転送路により直列接続した構成を有
し、電子計算機の付属装置として使用する。図中、Ｕｏ
からＵｎ−１を付記した１はユニ、ト、２はユニット間
データ転送路、３および４はそれぞれ配列要素の保持手
段である第１のメモリおよび第２のメモリ、５は２個の
配列要素の大小関係の判定手段である比較器、６および
７はそれぞれ比較器により発生する判定結果の保持手段
である第１のフラグレジスタおよび第２のフラグレジス
タである。また、ユニットＵｏからＵｎ　。

を直列接続しているユニ、ト間データ転送路２０両端に
付記したＢＬおよびＢＲは、それぞれ入出力端子である
。ユニ、ト１の各々における第１のメモリ３および第２
のメモリ４は、それぞれ読み書きビット幅が１ビツト（
ｌ≧１整敢）で容量がｉＸｊビ＝＝ト（ｊ）１整数）の
う／ダムアクセスメモリ（ＲＡＭ）である。これら第１
のメモリ３および第２のメモリ４は、それぞれＭＡｏか
らＭＡＪ。

およびＭＢＯからＭＢｊ　、で示す各ｉビ、１・の格納
領域と、ＤＥＣで示すデコーダと、１１０で示す入出力
回路とから構成され、１回の読み出し動作および書き込
み動作においてデコーダＤＥＣで指定する格納領域に対
して配列要素の】ビット分をそれぞれ独立に読み書きす
るとともに、人出カ回路１１０を介してこれらのメモリ
を含むユニ、１・に接続している２方向のビット幅ｌビ
ットのユニ、１・間データ転送路の一方をそれぞれ独立
に選択して配列要素の１ビ、ト分を送１コ」すること、
あるいは受入することが可能である。また、人出カ回路
■１０では、読み出した配列要素のｉビット分をユニッ
ト間データ転送路へ送出せずに比較器５へ入力すること
と、受入した配列要素の１ビツト分を格納領域へ書き込
むとともに比較器５へ入力することが可能である。比較
器５は演算ビット幅が１ビツトであり、２個の配列要素
の１ビツト分について大小関係を判定する機能を有して
いる。比較器による判定結果は１ビ、トのフラグ情報と
して第１のフラグレジスタ６に保持することができる。

また、このフラグ情報は第１のフラグレジスタ６から第
２のフラグレジスタ７へ保持し替えることができ、この
第２のフラグレジスタのフラグ情報によって第１および
第２のメモリの入出力回路Ｉ１０の動作を制御できる。

以上説明した本発明のノート処理装置の構成において、
ｉおよびＪは先に述べた範囲で任意の値をとることが可
能であるが、本実施例ではｌが８、Ｊが１６の場合を説
明する。なお、第２図ではユニットを構成する回路のプ
ロ、り構成と配列要素ならびにフラグ情報の伝搬路を示
し、制御系の詳細は別図にて説明する。

第３図（ωおよび（ｂｌは、第２図に示した本発明のノ
ート処理装置の動作原理図である。本図では、３個のユ
ニットＵｏからＵ２を用いて、４桁の数字からなる配列
要素６個を降順にソート処理する場合を例として、ノー
ト処理の各サイクルにおける配列要素の動きと判定結果
の状態を示している。配列要素は、各桁を８ビツトのＡ
ＳＣＩＩコードで記述した文字データであり、配列要素
１個当りのビット数は８×４ビツトである。従って、本
数では個々のユニ、トを説明に必要な第１のメモリ３お
よび第２のメモリ４と第１のフラグレジスタ６および第
２のフラグレジスタ７のみを／ンボル化して示し、残り
を省略している。１だ、第１のメモリ３および第２のメ
モＩＪ　４　においても上記の配列要素の保持に必要な
それぞれ４個の格納領域ＭＡＯからＭＡＪおよびＭＢｏ
がらＭｎ２のみを示し、残りを省略している。Ｔｏがら
Ｔ１１はソート処理のサイクルを表わしている。本ノー
ト処理装置では、配列要素数がｍ個の場合、ノート処理
冗了１でに必要なサイクル数ｔは、ｔ＝２ｒｎで与えられる。また必要な最小ユニット数ｎは、ｎ≧ｍ
／２で与えられる整数である。従って、第３図（ａ）および
■）では配列要素数ｍが６個の場合を示しているため、
ソー１処理のサイクル数ｔは１２回となりＴ。

から’Ｉ’１１でノート処理を完了できる。また、ユニ
。

ト数ｎは３個あれば十分であり、ＵｏがらＵ２のみを示
している。

次に本ノート処理装置を動作させるには、初期状態にお
いて、全てのユニ、１・の第１のメモリ３および第２の
メモリ４には配列要素の最小値である”ｏｏｏｏ″′を
書き込んでおく。この際、格納領域Ｍ　ＡｏからＭＡＪ
およびＭＢｏがらＭｎ２には、それぞれ最下位桁から最
上位桁に対応して配列要素を分割した小要素すなわち前
述の配列要素のｌビ、ト（８ビット）分である”０″が
瞥き込まれる。また、全てのユニットの第１のフラグレ
ジスタ６および第２のフラグレジスタ７には、判定結果
である１ビ、トのフラグ情報のうち０″を書き込んでお
く。

また、ソート処理の対象である配列要素は、本ソート処
理装置が付属している電子側算機のメモリ等に定義した
格納領域ＤＯからＤ５に保持しておく。

なお、本図ではユニット外に配列要素を列記したことを
もって、かかる状態を表わしている。ソート処理を行う
ＴｏからＴｌ＋のサイクルのうちＴｏがらＴ５は入力モ
ードで、Ｔｏから’Ｉ’ｌｌは出力モードで動作させる
。すなわち、本ソート処理装置では必要なノート処理の
サイクル２ｍ回のうち、ｉｉｔ＋半のｍ回は入力モード
で、後半のｍ回は出力モードで動作させる。入力モード
ならびに出力モードの各サイクルでは、本図のノート処
理の例では、転送操作と比較操作をそれぞれ４回、全て
のユニ、トで同期して並列に実施する。ｔＳｏからｔ８
３およびｔ。０からｔＣ３は、それぞれ４回の転送操作
および比較操作を実施するタイミングを示１．ている。

本ソート処理装置では、各回の転送操作と比較操作のタ
イミング、ｔｓｏとｔ。ｏ　ｌ　ｔｓｉとｔｃｌ、Ｌ８
２とｔＱ２　＋ｔ８３とｔ。３のそれぞれは時間的に重
畳して設定することが可能であり、転送操作と比較操作
を並列に実施できる。

入力モードで動作させるＴｏからＴ５の各サイクルでは
、第２図に示した入出力端子ＢＬから、各サイクル当り
１個の配列要素を入力する。この際、配列要素を桁ごと
に分割した小要素を単位として、最下位の桁から順に転
送操作のタイミングｔ８０゜ｔ８１　＋　ｔ８２　＋　
ｊ３３に同期して入力する。入力モードにおける転送操
作と比較操作では、各ユニ、トは次に述べる動作を行う
。

（転送操作）第２のフラグレジスタ７にフラグ情報として保持してい
る判定結果を参照し、判定結果が０″である場合には、
ｔ８ｏ　＋　ｔｓ、　＋　ｊ３２　＋　ｔ、３のタイミ
ングに対応して第１のメモリ３の格納領域ＭＡＯ。

ＭＡ＋　＋　ＭＡ２　、　ＭＡ３のうち１個を選択し、
判定結果が°°１″である場合には、同様に第２のメモ
リ４の格納領域ＭＢｏ　ＨＭＢｌｌ　ＭＢ２　＋　ＭＢ
３のうち１個を選択して、保持している配列要素の小要
素を読み出して２方向の系のユニ、ト間データ転送路２
のうち右側の系へ送出するとともに左側の系から配列要
素の小要素を受入して書き込み保持する。

（比較操作）ｔｃｏ、ｔｃｌ、ｔｏ２．ｔｏ３のタイミングに対応し
て、第１のメモリ３の格納領域ＭＡｏ　、　ＭＡ４　、
　ＭＡ２゜ＭＡ３と第２のメモリ４の格納領域ＩＶｌ］
３ｏ、　ＭｉＢ、　。

ＭＢ２　’、　ＭＢ３のうちそれぞれ１個を選択し、保
持している配列要素の小要素を読み出して比較器５によ
り大小関係を判定する。この際、２個の格納領域のうち
一方は、前記転送操作において選択されているため、受
入した配列要素の小要素を保持するとともに比較器５へ
読み出して人力する。他方は、ユニ、ト間データ転送路
２とは切＃ｉして比較器５へのみ読み出して入力する。

比較器５では、第１のメモリ３側が犬の場合には判定結
果”　１　”を発生し、第２のメモリ４側が犬の場合に
は判定結果ＩＩ　ＯＩＴを発生する。この判定結果は比
較操作が終了する時点で第１のフラグレジスタへフラグ
情報として書き込み保持する。第１のメモリ３側と第２
のメモリ４側が等しい場合には判定結果を発生せず、第
１のフラグレジスタ６への書き込みを行わない。

入力モードの各サイクルでは、以上説明した転送操作と
比較操作をそれぞれ４回実施した時点で第１の７ラグレ
ジスタ６には第１のメモリ３と第２のメモリ４に保持し
ている２個の配列要素全体についての判定結果がフラグ
情報として保持されている。そこで、この時点をもって
サイクルを終了し、第１のフラグレジスタ６に保持して
いるフラグ情報を第２のフラグレジスタ７へ保持し替え
る操作を行うとともに、第１のフラグレジスタ６に０″
を書き込んで初期化する。

以上説明した入力モードのサイクルＴｏからＴ５を実施
することにより、６個の配列要素は並列に比較操作と置
換操作と等価な転送操作を受けつつユニ、トＵＯからＵ
２の第１のメモリ３と第２のメモリ４に保持される。な
お、入力モードでは、転送操作に同期して入出力端子Ｂ
Ｒから配列要素の最小値の小要素であるＩＩ　ＯＩＩが
順次出力される。

出力モードで動作させるＴｏから’Ｉ’１１の各サイク
ルでは、入出力端子ＢＲから、各サイクル当り１個の配
列要素の最小値”ｏｏｏｏ”を人力する。この際、この
最小値を桁ごとに分割した小要素の０″を転送操作のタ
イミングｔ８ｏ＋　ｔ８．　＋　ｔ５２　＋　”Ｓ３に
同期して入力する。出力モードに」。ける転送操作と比
較操作では、各ユニ、トは次に；ｒＢべる動作を行う。

（転送操作）第２のフラグレジスタ７にフラグ情報として保持してい
る判定結果を参照し、人力モードとは逆に、判定結果が
ＩＩ　Ｉ　ＩＩである場合にに［、ｔ８ｏ　１　ｊ３１
　＋ｔｓ２．ｔ８３のタイミングに対応して第１のメモ
リ３の格納領域ＭＡ６　＋　ＩＶＩＡ＋　＋　ＭＡ２　
＋　’　ＭＡ３のうち１個を選択し、判定結果がｔｔ　
Ｏｒ＋である場合には、同様に第２のメモリ４の格納領
域ＭＢｏ、　ＭＢＩ　、　ＭＢ２　＋ＭＢ３のうち１個
を選択して、保持している配列要素の小要素を読み出し
て２方向の系のユニット間データ転送路２のうち左側の
系へ送出するとともに右側の系から配列要素の小要素を
受入して書き込み保持する。

（比較操作）入力モードの場合と同じ動作を行う。出力モードの各サ
イクルでは、入力モードと同様に、以」二説明した転送
操作と比較操作をそれぞれ４回実施した時点をもってサ
イクルを終了し、第１のフラグレジスタ６にフラグ情報
として保持している判定結果を第２のフラグレジスタ７
へ保持し替える操作を行うとともに第１のフラグレジス
タ６にｔｔ　ＯＴを書き込んで初期化する。

以上説明した出力モードのサイクルＴ６から’Ｉ’ｌｌ
を実施することにより、６個の配列要素は並列に比較操
作と置換操作と等価な転送操作を受けつつ、入出力端子
ＢＲから最大値の配列要素から降順にノート処′理がな
されて出力される。この際、各サイクル当り１個の配列
要素が、桁ごとに分割した小要素すなわち配列要素の１
ビツト（８ビ、ト）分を単位として、最下位の桁から順
に転送操作のタイミングｔｓｏ　ｌ　ｔ８．　＋　ｔ３
２　＋　ｔ８ａに同期して出力される。出力された配列
要素は、電子計算機のメモリ等圧定義した格納領域Ｄｏ
からＤ５に順次書き込むことにより、ノート処理が完ｒ
した状態で保持される。

以上のソート処理の動作原理を説明した第３図（ロ））
および（ｂ）では矢印を付記し／こ配列要素の小要素は
転送操作の結果矢印の先が示す格納領域へ移動したこと
を示している。また第１のフラグレジスタ６の内容は比
較操作における判定結果を書き込んだ状態を示している
。

第４図は、第２図に示した本発明のノート処理装置のユ
ニット１個の構成図である。本図では、第３図（ａ）お
よび（ｌで説明したノート処理を行うに必要な制御系の
詳細を示す。図中、２はユニット間データ転送路、３は
第１のメモリ、４（ｌ−ｉ第２のメモリ、５は比較器、
６は第１のフラグレジスタ、７は第２のフラグレジスタ
である。寸だ、図中の論理／ンボル８はＡＮＤ回路、９
はＯＲ回路、１０はインバータである。第１のメモリ３
および第２のメモリ４のそれぞれは、格納領域Ｍ　Ａ　
ｏからＭ　Ａｊ　−１および格納領域ＭＢＯからＭＢｊ
　＋で示す格納領域と、ＤＥＣで示すデコーダと、Ｉｌ
ｏで示す入出力回路で構成されている。デコーダＤＥＣ
は、アドレス信号ＡＤにより格納領域ＭＡ、からＭＡｊ
　１および格納領域ＭＢＯからＭＢｊ　、のうち各１個
を選択する。本実施例ではｊが１６であるため、アドレ
ス信号ＡＤはＡＤＯからＡＤ３の４ビツトからなってい
る。入出力回路Ｉ１０は、前記のデコーダＤＥＣで選択
される格納領域に対する読み出し動作および書き込み動
作を制御するＲ／Ｗで示す読み書き制御回路と、左右２
系のユニ、ト間データ転送路２とユニ、ト内データ転送
路ＢＡおよびＢＢとを接続するＳＷで示すスイッチ回路
と、これら読み書き制御回路Ｒ／Ｗおよびスイッチ回路
ＳＷを制御する論理回路とで構成されている。入出力回
路１１０を制御する（Ｍ号は、工Ｍが入力モード信号、
ＯＭが出力モード信号、ＭＲが読み出し信号、ＭＷが書
き込み信号、ＦＬ２が第２のフラグレジスタ７に保持し
ているフラグ情報、ＷＥａおよびＷＥｂが彰き込み制御
信号、Ｒ８がリセット信号である。これらのうち入力モ
ード信号ＩＭおよび出力モード信号ＯＭは、人力モード
および出力モードのノート処理のサイクルにおいてそれ
ぞれ１″とする。読み出し信号ＭＲおよび書き込み信号
ＭＷは、ノート処理のサイクルの前半および後半におい
てそれぞれＩＩ　Ｉ　ＩＩとする。

リセット信号Ｒ８は、ソート処理の開始前に１′″に設
定してアドレス信号ＡＤを歩〕１−（することにより、
格納領域ＭＡＯからＭＡ、Ｈ＋および格納領域ＭＢＯか
らＭＢｊｌＫ小要素のｔｔ　ＯｎをＩＩ４き込ん−Ｃ−
初期化する際に用いる。書き込み制御信号ＷＩＣａおよ
びＷＥｂは　ＩＩ　Ｉ　ＩＩの場合には読み１き制御回
路Ｒ／Ｗが１き込み動作を行い　Ｉｔ　Ｑ　ＩＩの場合
には読み出し動作を行う。

以上説明した回路と信号により、入力モードではフラグ
情報ＦＬ２が“′０″′の場合には第１のメモリ３が転
送操作の対象となり、ｉｉ／ｃみ出し信号ＭＲがＩＩ　
Ｉ　ＩＩとなる期間に格納領域ＭＡ、からＭＡｊ−１の
うちアドレス信号ＡＤで選択される１個から配列要素の
小要素が読み書き制御回路Ｒ／Ｗを介してユニ。

ト内データ転送路ＢＡへ読み出され、スイッチ回路ＳＷ
を介して右側のユニ、ト間データ転送路２へ送出される
。次いで書き込み信号ＭＷがパ１″′となる期間では、
左側のユニット間データ転送路２からスイッチ回路ＳＷ
を介してユニ、ト内データ転送路ＢＡへ配列要素の小要
素が受入され、読み書き制御回路Ｒ／Ｗを介して前記と
同じ格納領域へ書き込まれる。一方、比較操作は書き込
み信号ＭＷがＩｔ　ｉ　ＩＩである期間に行われ、ユニ
７１・内データ転送路ＢＡからは前記の転送操作で受入
した配列要素の小要素が比較器５へ人力し、ユニット内
データ転送路ＢＢからは格納領域Ｍ　Ｂ　ｏからＭＢｊ
−１のうち転送操作と同一のアドレス信号ＡＤで選択さ
れた１個から読み出された配列要素の小要素が比較器５
へ入力する。入力モードでフラグ情報ＦＬ２が”　１　
”の場合には、ｊに第２のメモリ４が転送操作の対象と
なる。出力モードでは、人力モードとは逆にフラグ情報
ＦＬ２が“０″の場合には第２のメモリ４が転送操作の
対象となり、”　１　”の場合には第１のメモリ３が転
送操作の対象となる。配列要素の小要素は左側のユニ、
ト間データ転送路２へ送出され、右側のユニ、ト間デー
タ転送路から受入される。

第５図は、第２図および第４図に示した本発明のノート
処理装置のユニ、ト１内における比較器５と第１のフラ
グレジスタ６および第２のフラグレジスタ７の回路図で
ある。図中の論理ンンボルは、８力ＡＮＤ回路、９がＯ
Ｒ回路、１０がインバータ、１１が刊他的ＯＲ回路であ
る。な、ｊ、・、８の出力に］０が接続した１２はＮＡ
ＮＤ回路である。図中の信号は、ＢＡｏからＢＡｉ　、
およびＢＢｏがらＪ３Ｂｉ、がそれぞれユニット内デー
タ転送路ＢＡおよびＢＢにより付寿される配列要素の小
要素すなわち配列要素のｌビット分、Ｆｏが判定結果で
あるフラグ情報、ＳＥがセ、トイイ・−プル信号、■Ｉ
″ｓ１が第］のフラグレジスタのセット信号、ＦＲ，が
第１のフラグレジスタ６のリセット信号、ＦＬＩが第１
のフラグレジスタに保持しているフラグ情報、Ｆ’Ｓ２
は第２のフラグレジスタのセット信号、ｌｔｓｉｄｌｇ
ｌのメモリ３および第２のメモリ４と共通な第２のフラ
グレジスタ７のリセット信号、ＦＬ２が第２のフラグレ
ジスタ７に保持しているフラグ情報である。比較器５で
は、配列要素ＢＡｏからＢＡｉ　、と配列要素ＢＢＯか
らＢＢｉ　、の大小関係を下位の桁から比較し、配列要
素ＢＡ、からＢＡｉ−、の方が大である場合にはフラグ
情報Ｆｏが１″となり、逆に小である場合にはフラグ情
報Ｆｏが０″となる。まだ、配列要素ＢＡＯからＢＡｉ
−、と配列要素ＢＢｏからＢＢｉ　１とが等しい場合に
はセットイイ・−プル信号ＳＥが“０″となる。第１の
フラグレジスタ６では、リセット信号ＦＲ，が１″の場
合にフラグ情報ＦＬ、が”　ｏ　”となるよう（でリセ
、１される。また、セ、トイイ・−フル信号ＳＥが１″
でかつセット信号ＦＳＩが］″である場合に比較器５か
らのフラグ情報Ｆｏがその１１フラグ１青報ＦＬ１とし
てセットされる。第２のフラグレジスタ７では、リセッ
ト信号Ｒ８が”　１　”である場合にフラグ情報ＦＬ２
が”　ｏ　”となるようにリセットされ、セット信号Ｆ
Ｓ２が′１″である場合に第１のフラグレジスタ６のフ
ラグ情報ＦＬ、がそのｉｔ第２のフラグレジスタ７のフ
ラグ情報ＦＬ２としてセットされる。

第６図は、第２図、第４図、第５図に示した本発明のノ
ート処理装置を第３図（ａ）および（ｂ）に示したノー
ト処理の例に従つズ動作させる際のタイムチャートであ
る。本図は第３図（ａ）に示しだサイクルＴｏにならっ
て１ザイクル分を示している。図中、ＡＤｏはアドレス
信号の最下位ｌビット分、ＭＲは読み出し信号、′ＭＷ
Ｉ′ｉ癲き込み伯け、ＦＲｔは第１のフラグレジスタ６
のリセ、１・信号、ＦＳＩおよびＦＳ２はそれぞれ第１
のフラグレジスタ６および第２のフラグレジスタ７のセ
、１・信号である。これらの信号はｒＨＪがｔ＋　Ｉ　
ＩＩ、ｒＬｊがパ０″′に対応している。

以上説明したタイムチャートにおける各信号は入力モー
ドと出力モードとで共通である。なお、本図では配列要
素が４桁の数字の場合の１ザイクル分のタイムチャート
を示しだが、ｆ：Ａ２図の本発明のノート処理装置では
各ユニットの第１のメモリ３および第２のメモリ４の容
量を８×１６ビ、トとしたため、配列要素が最大１６桁
の」場合までソート処理可能である。この際、転送操作
と比較操作それぞれ１６回をもって１ザイクルを構成す
る。一般には、第２図の本発明のノート処理装置におい
て、第１のメモリ３および第２のメモリ４のそれぞれの
読み書きビット幅を１ビ、ト（ｉ≧１整数）で容量を１
×ｊビ、ト（ｊ≧１整数）とし、比較器５のビット幅な
らびにユニ、ト間データ転送路ゑの１糸当りのビット幅
を少くともｉビ、トとし、転送操作と比較操作とをそれ
ぞれに回（Ｊ≧に≧１整数）実施し、それぞれに回の転
送操作と比較操作とが終了した時点でユニットの各々に
おいて第１のフラグレジスタ６に保持している判定結果
を第２のフラグレジスタ７へ保持し替える操作を実施す
ることをもってノート処理のサイクル１回とし、少くと
も２ｍ回（２ｎ≧ｍ）１．ｎはユニ、ト数）のサイクル
を実施することをもって１ｘｌ（ビットの配列要素ｍ個
のノーＩ・処理を行うことができる。

以上説明した本発明の実施例では、第３図（ａ）および
（ｌをもって降順のソート処理の動作例を示しだが、動
作条件を変更することによって昇順のノート処理を行う
ことも可能である。昇順のノート処理の場合には、初期
状態において各ユニ、１・の第１のメモリ３および第２
のメモリ４に配列要素の最大値を書き込んでおき、入力
モードでは大きな値の配列要素を右の方のユニ、トヘ転
送し、出力モードでは小さな値の配列要素を左の方のユ
ニットへ転送する。

１だ、本実施例では入出力Ｑ：：５子旧（から配列要素
を入力し、同じ入出力端子Ｂ　Ｒからノート処理がなさ
れた配列要素を出力する場合を示し／こが、従来技術の
ソート処理装置で既知である降順のノート処理と昇順の
ノート処理を相補的に実施する方法や、入力モードのみ
でノーｊ・処理を行う等の方法についても本発明のソー
ト処理装置において実施することができる。さらに、第
２図に示した本発明のソート処理装置をＲ台（Ｒ）　］
整数）並列接続し、Ｒ×１×にビ、１・の配列要素のノ
ート処理を実施するノート処理装置、もしくは配列要素
のビット数に応じて直列接続するユニ、１・数と並列接
続するユニ、ト数をｄ」変にし／Ｃノー１・処理装置も
容易に構成することができる。

なお、本実施例で示した回路構成のうち、嬉ｌのメモリ
および第２のメモリ内のデコーダＤＥＣ。

格納領域、読み書き制御回路Ｒ／Ｗ、スイッチ回路ＳＷ
については、市販のスタテイ／りＲＡＭ等に使用されて
いる既知の回路構成が適用できる。また、比較器、第１
および第２のフラグレジスタについては、本実施例で示
した構成の他に、算術論理演算ユニ、、トＡＬＵや汎用
レジスタ等を利用することもできる。

以上実施例をもって説明したように、本発明のノート処
理装置では、それぞれ独立して読み出し動作および書き
込み動作が可能な第１のメモリおよび第２のメモリと、
比較器と、比較器による判定結果を保持する第１のフラ
グレジスタおよび第２のフラグレジスタとを少くとも具
備したコーニットの複数個をもって構成したことにより
、転送操作と比較操作とを並列に行うことができ、かつ
比較器の演算ビット幅よりビット数が大きい配列要素の
ノート処理を効率良く行うことができるため、従来のソ
ート処理装置よりも処理速度、処理限界。

装置の価格・性能比の面で利点がある。従って、本ノー
ト処理装置は、データベースの検索など、配列要素のビ
ット数が大きくかつ配列要素数も膨大な処理に適用する
と、類似した配列要素を順次とり出す等のデータ操作が
高速に行える効果がある。

【図面の簡単な説明】

第１図は従来の電子計／Ｐ１−機を第１］用した逐次処
理によるソート処理の原理図、第２図は本発明の一実施
例であるソート処理装置の構成図、第３図（ωおよび（
ｂ）は第２図のソート処理装置の動作原理図、第４図は
第２図のソート処理装置のユニ、トの構成図、第５図は
第２図および第４図のユニ、ト内の比較器と第１および
第２のフラグレジスタの回路図、第６図は第２図のノー
ト処理１ム置の動作説明用タイムチャートである。ｌ・・ユ＝、）、２・・・ユニ、１・間データ転送路、
３・・・第１のメモリ、４・・第２のメモリ、５　・比
較器、６・・・第１のフラグレジスタ、７・・・第２の
フラグレジスタ、８・・・ＡＮＤ回路、９・・・ＯＲ回
路、１０・・インバータ、１１・・・排他的ＯＲ回路、
ＢＬ、ＢＲ・・入出力端子、ＭＡｏ−ＭＡｊ　−１＋　
ＭＢｏ〜ＭＢｊ−１・・格納領域、ＤＥＣ・デコーダ、
Ｉｌｏ・・入出力回路、ＡＤ・・アドレス信号、Ｒ／Ｗ
・・読み書き制御回路、ＢＡ　、　ＢＢ・・・ユニ、ト
内データ転送路、ＳＷ・・・スイッチ回路、ＩＭ・・入
力モード信号、ＯＭ・出力モード信号、ＭＩＲ・・読み
出し信号、ＭＷ・・・書き込み信号、ＦＬＨ、ＦＬ２・
・フラグ情報、ＷＥａ、　ＷＢ２）・・・書き込み制御
信号、Ｒ８・・・リセット信号、ＢＡｏ〜ＢＡｉ−１１
ＢＢｏ〜ＢＢｉ−１・・配列要素のｉビット分、ＦＯ・
判定結果を示すフラグ情報、ＳＥ・・・セ、トイネーブ
ル信号、ＦＳｌ・・・第１のフラグレジスタのセット信
号、ＦＳ２・・第２のフラグレジスタのセ、［・信号、
ＦＢＩ・・第１のフラグレジスタ６のリセット信号、Ａ
Ｄｏ・・アドレス信号ＡＤの最下位１ビット分０特許出
願人　日本電信電話公社代理人　白水常雄外１名

Claims

【特許請求の範囲】

（１）それぞれ配列要素の保持手段であり、かつそれぞ
れ独立して配列要素のｌビット分（ｌ≧１整数）の読み
出し動作および１１」き込み動作が可能なｊＸｊビ、ト
（ｊ〉１整数）の容；１１を有する第１のメモリおよび
第２のノ七りと、演算ビット幅が少くともｉビ、トであ
る比較器と、第１のフラグレジスタおよび第２のフラグ
レジスタとを少くとも具備したユニットの複数個をユニ
、１間データ転送路により直列接続した構成ヲ有し、該
ユニ、トの各々において該第２のフラグレジスタに保持
しているフラグ情報により該第１のメモリおよび第２の
メモリの一方を選択して配列要素のｌビット分を読み出
すとともＫＭユ＝ｚトＫＩＦ”続している２方向のユニ
、ト間データ転送路の一方へ送出し、次いで他方の二二
、ト間データ転送路から配列要素の】ビ。ト分を受入するとともに該第２のフラグレジスタに保持
しているフラグ情報により選択した該第１のメモリおよ
び第２のメモリの一方へ書き込む転送操作と、該ユニッ
トの各々において該転送操作で選択した該北１のメモリ
および第２のメモリの一方とは異なる他方から配列要素
のｉビ、ト分を読み出すとともに該転送操作で受入した
配列要素の１ビット分との大小関係を該比較器により判
定して判定結果が得られた場合には該第１のフラグレジ
スタにフラグ情報として保持する比較操作とをそれぞれ
に回（Ｊ≧ｌ（≧１）実施し、ｋ回目の該転送操作と該
比較操作とが少くとも終了した時点で該ユニットの各々
において該第１のフラグレジスタに保持しているフラグ
情報を該第２のフラグレジスタへ保持し替える操作とを
実施することをもってノート処理のサイクル１回とし、
該ノート処理のヤイクルを繰り返し実施することをもっ
てｉＸｋビットの配列要素からなるデータのノート処理
を行うように構成されたノー（・処理装置。