JPS6057962A - Semiconductor integrated circuit device - Google Patents
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- JPS6057962A JPS6057962A JP58164981A JP16498183A JPS6057962A JP S6057962 A JPS6057962 A JP S6057962A JP 58164981 A JP58164981 A JP 58164981A JP 16498183 A JP16498183 A JP 16498183A JP S6057962 A JPS6057962 A JP S6057962A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体技術さらには半導体記憶装置に適用
して特に有効な技術に関するもので、例えば読出し専用
の半導体記憶装置における記憶素子の形成に利用して有
効な技術に関するものである。[Detailed Description of the Invention] [Technical Field] The present invention relates to a technology that is particularly effective when applied to semiconductor technology and also to semiconductor storage devices. It is about effective techniques.
例えば、絶縁ゲート型電界効果トランジスタ(MOSF
ET)を用いた読出し専用のいわゆるマスクROM(リ
ード・オンリ・メモリ)においては、データの書替え方
式として、メモリセルな構成するMOSFETのドレイ
ンにコンタクトホールな形成するか否か、すなわち、メ
モリセルのドレイン端子をデータ線に接続するか否かで
0″あるいは1”の情報の書き込みを行なう方式がある
。For example, insulated gate field effect transistor (MOSF)
In a read-only mask ROM (read-only memory) using a memory cell (ET), the data rewriting method is determined by whether or not a contact hole is formed at the drain of the MOSFET that constitutes the memory cell. There is a method of writing information of 0'' or 1'' depending on whether or not the drain terminal is connected to the data line.
ところが、このようなマスクROMは、メモリの一セル
に対して一つのMOSFETが形成されているため、微
細加工技術が進X7だとしても、各メモリ素子の分離領
域が省略できt【い限り、メモリの大容量化が進むに従
って、ますま1チツプサイズが大きくなって行き、歩留
まりが低下するという問題点がある。However, in such a mask ROM, one MOSFET is formed for one memory cell, so even if the microfabrication technology is Advanced X7, the isolation region for each memory element can be omitted. As the memory capacity increases, the chip size becomes larger and larger, resulting in a lower yield.
この発明の目的は、高集積化を図ることができる半導体
集積回路装置を提供すイ)ことにある。An object of the present invention is a) to provide a semiconductor integrated circuit device that can achieve high integration.
この発明の他の目的は、チップサイズを大11@VC増
加させることなく大容量化を図ることのできシ)半導体
記憶装置を提供するととにある。Another object of the present invention is to provide a semiconductor memory device which can increase the capacity without increasing the chip size by 11@VC.
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。The above and other objects and novel features of the present invention include:
It will become clear from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要
を簡*に説明すれば、下記のとおりである。A brief summary of typical inventions disclosed in this application is as follows.
すなわち、MO8FE’l”からなるマスクROMにお
いて、複数のメモリセルのドレイン領域を共通にさせる
ことによって素子間の分離領域の面積を減らし、メモリ
セルの集積度を向上させることによりチップサイズを減
少させるという上記目的を達成するものである。That is, in a mask ROM composed of MO8FE'l'', the area of the isolation region between elements is reduced by making the drain region of a plurality of memory cells common, and the chip size is reduced by improving the degree of integration of the memory cells. This is to achieve the above purpose.
〔実施例1〕
第1図および第2図はこの発明をMOSFETからなる
マスクROMのメモリセルに適用した場合の第1の実施
例を示す。[Embodiment 1] FIGS. 1 and 2 show a first embodiment in which the present invention is applied to a memory cell of a mask ROM consisting of a MOSFET.
この実施例では、一つのMOSFETで3ビツトのメモ
リセルを構成するようにされており、図にはそのような
3ビツト構成のMOSFETが2つ示されている。すな
わち、シリコンチップのような一枚の半導体基板1上に
Nチャンネル形もしくはPチャンネル形のMOSFET
のドレイン領域を構成する拡散層2d、2dと、2つの
MO8FETQ、、Qtの共通のソース領域となる拡散
N2Sが選択熱拡散によって形成され又いる。拡散層2
Sと2d、2dとの間の基板表面上にはゲート酸化膜3
が形成され、その上にポリシリコン等からなるゲーht
&4.4が形成ざ4.ている。In this embodiment, one MOSFET constitutes a 3-bit memory cell, and two such 3-bit MOSFETs are shown in the figure. That is, an N-channel type or P-channel type MOSFET is mounted on a single semiconductor substrate 1 such as a silicon chip.
Diffusion layers 2d, 2d constituting the drain regions of , and diffusion N2S forming the common source region of the two MO8FETQ, . . . Qt are formed by selective thermal diffusion. Diffusion layer 2
A gate oxide film 3 is formed on the substrate surface between S and 2d, 2d.
is formed, and a game ht made of polysilicon etc. is formed on it.
&4.4 is formed 4. ing.
このゲート電極4,4はメモリアレイ内を縦断するよう
に連続して形成され、各メモリ行の共通のワード線を構
成するようにされている。These gate electrodes 4, 4 are formed continuously so as to traverse the inside of the memory array, and constitute a common word line for each memory row.
また、上記ゲート電極4,4上にはPSG膜(リン・シ
リコン・ガラス膜)のような層間絶縁膜5が形成されて
、その上にアルミ配線6,6゜・・・が形成されている
。このアルミ配線6は、メモリアレイ内を横断するよう
に連続して形成され、各メモリ列の共通のデータ線を構
成するようになっている。そして、この実施例では、ド
レイン領域となる拡散層2dが従来のメモリセル(MO
SFET)に比べてアルミ配線6の線幅方向に広くなる
ように形成され、一つの拡散層2d上に適当なピッチで
3本のアルミ配線(データ線)6が配設できるようにさ
れている。Further, an interlayer insulating film 5 such as a PSG film (phosphorus silicon glass film) is formed on the gate electrodes 4, 4, and aluminum wiring lines 6, 6°, etc. are formed on the interlayer insulating film 5. . This aluminum wiring 6 is formed continuously so as to cross within the memory array, and constitutes a common data line for each memory column. In this embodiment, the diffusion layer 2d serving as the drain region is a conventional memory cell (MO
SFET), the aluminum wiring 6 is formed to be wider in the line width direction, and three aluminum wirings (data lines) 6 can be arranged at an appropriate pitch on one diffusion layer 2d. .
さらに、上記共通ソース領域としての拡散層2sは、ワ
ード線としてのポリシリコンゲート電極4と同様に、メ
モリアレイの縦方向に連続するように形成され、一方の
端で回路のグランドに接続されている。Further, the diffusion layer 2s as the common source region is formed to be continuous in the vertical direction of the memory array, similarly to the polysilicon gate electrode 4 as the word line, and is connected to the ground of the circuit at one end. There is.
この実施例では、横方向の各アルミ配線(データM)6
に対し、ドレイン領域としての拡散層2dを接続するか
否か、すなわち、層間絶縁膜5に穴開けをするためのマ
スクを適当に設計することによって、アルミ配線6と拡
散層2dをアルミ蒸着層で接触させるためのコンタクト
ホール7を形成するか否かによつ℃、′1″またはO”
の情報の書込みが行なわれるようにされている。In this embodiment, each horizontal aluminum wiring (data M) 6
However, by appropriately designing a mask for making a hole in the interlayer insulating film 5, it is possible to decide whether or not to connect the diffusion layer 2d as a drain region. ℃, '1'' or O'' depending on whether to form the contact hole 7 for contact at
information is written.
コンタクトホール7が形成されると、アルミ配線(デー
タ線)6と拡散層2d(ドレイン領域)とが接続され、
コンタクトホール7が形成されないと両者間が接続され
ないことになる。従って、適当なワー ド線(4)とデ
ータ線(6)を選択レベルにしたとき、その叉点にある
メモリセルにおいてデータ線とドレイン領域とが接続さ
れていると、ソース・ドレイン間に電流が流れ、接続が
なされていないとソース・ドレイン間に電流が流れない
ことになる。この電流の有無の判定によって、データ″
1″あるいは”0”の読出しを行なうことができる。な
お、上記アルミ配線6の表面は第2図のコトクバヅシペ
ーシ1ン膜8によってイ呆脛されているとともにM O
S F E T Q + 、t Qtの周辺の基板表面
上尾はフィールド酵化膜9が形成ばれ、他のMOSFE
Tとの素子間分離がなされている。When the contact hole 7 is formed, the aluminum wiring (data line) 6 and the diffusion layer 2d (drain region) are connected.
If the contact hole 7 is not formed, there will be no connection between the two. Therefore, when the appropriate word line (4) and data line (6) are set to the selection level, if the data line and drain region are connected in the memory cell at the intersection, a current will flow between the source and drain. flows between the source and drain, and if no connection is made, no current will flow between the source and drain. By determining the presence or absence of this current, the data
It is possible to read out ``1'' or ``0''.The surface of the aluminum wiring 6 is covered with a thin film 8 shown in FIG.
A field fermentation film 9 is formed on the top of the substrate surface around S F E T Q + , t Qt, and other MOSFE
The elements are separated from each other.
上記構成のMOSFETをメモリセルとして用いたマス
クROMの回路構成を示すのが第3図である。この図面
から明らかなように、メモリアレイ11内の各メモリ行
のMO8F’ETのゲートが共通のワード線W(4)に
接続され、各メモリ列のMOSFETのドレインは3本
の共通のデータ線り1.Dt、D、(6)に接続されて
いる。そして。FIG. 3 shows a circuit configuration of a mask ROM using the MOSFET having the above configuration as a memory cell. As is clear from this drawing, the gates of MO8F'ETs in each memory row in the memory array 11 are connected to a common word line W(4), and the drains of MOSFETs in each memory column are connected to three common data lines. ri1. Connected to Dt, D, (6). and.
上記ワード線WのうちY系のアドレス信号AXVC対応
する一本がXデコーダ12によって選択レベルにされ、
データ線りのうちY系のアドレス信号Ayに対応する一
本がXデコーダ13によって選択レベルにされ、その交
点に位置するMOSFETのドレインに電流が流れたか
否かを図示しないセンスアンプで検出することによって
データの読出しが行なわれる。One of the word lines W corresponding to the Y-system address signal AXVC is set to a selection level by the X decoder 12,
One of the data lines corresponding to the Y-system address signal Ay is set to a selection level by the X decoder 13, and a sense amplifier (not shown) detects whether or not current flows to the drain of the MOSFET located at the intersection. Data reading is performed by.
つまり、この実施例によれば、一つのMOSFETによ
って3ビツトの情報の記憶、読出しを行なうことができ
、メモリセルの高集積化が可能となる。しかも、X、X
デコーダ12.13を含む周辺回路は従来と全く同じ構
成のままでよい。In other words, according to this embodiment, 3-bit information can be stored and read using one MOSFET, making it possible to highly integrate memory cells. Moreover, X, X
The peripheral circuits including the decoders 12 and 13 may have the same configuration as before.
〔実施例2〕
第4図および第5図は本発明をマスクROMに適用した
場合の第2の実施例を示すものである。[Embodiment 2] FIGS. 4 and 5 show a second embodiment in which the present invention is applied to a mask ROM.
この実施例は、公知の多層配線技術を用いるとともに、
共通のドレイン領域(2d)に対し、4本のデータ線(
6)を接続できるよう1こシて、更にメモリセルの集積
度を高めることができるようにしたものである。This example uses a known multilayer wiring technology, and
Four data lines (
6) can be connected, and the degree of integration of memory cells can be further increased.
すなわち、データ線を構成するアルミ配線6の幅を出来
る限り小チ<シてデータ線の配線ピッチを小す<スると
ともに、コンタクトホール7を形成する部分では、コン
タクトホール形成用マスクと配線形成用マスクとの合せ
余裕を考慮してアルミ配線fl膨出部16を形成してお
く。また、隣接する配線はそれぞれ層間絶縁膜10を介
して別々のアルミ層によって形成されるようにして更に
配線ピッチを小さくできるようにしである。つまり、第
4図において、第2番目と第4番目のアルミ配線6bと
6dは一層目のアルミによって形成するとともに、第1
番目と第3番目のアルミ配線6aと60は、上記アルミ
配線6b、6d−ヒに形成されたPSG膜等の層間絶縁
膜10の表面に蒸着された2層目のアルミなホトエツチ
ングすることにより形成しである。しかも、第1層目の
アルミ配線6b、6dへのコンタクトホール7と、第2
層目のアルミ配線6a、6cへのコンタクトホール7′
とが、同−直線上に並ばないように、変互に横方向にず
らして形成さね、ている。これによって、配線ピッチを
最小にした場合に、第2層目のアルミ配線5a、6cの
コンタクトホール7/ト、第1層目のアルミ配線6b、
6dのコンタクトホール7が形成される膨出部16との
距離を、コンタクトホールな同一直線上に配設した場合
に比べて大きくすることができ、配線間の短絡を防止す
るとともに、配線ピッチな小さくできろようになる。In other words, the width of the aluminum wiring 6 constituting the data line is made as small as possible to reduce the wiring pitch of the data line. The aluminum wiring fl bulge 16 is formed in consideration of the alignment margin with the mask. In addition, adjacent wirings are each formed of separate aluminum layers with interlayer insulating films 10 interposed therebetween, thereby making it possible to further reduce the wiring pitch. That is, in FIG. 4, the second and fourth aluminum wirings 6b and 6d are formed of the first layer of aluminum, and the first
The third and third aluminum wirings 6a and 60 are formed by photo-etching the second layer of aluminum deposited on the surface of the interlayer insulating film 10 such as the PSG film formed on the aluminum wirings 6b and 6d. It is. Moreover, the contact holes 7 to the first layer aluminum wirings 6b and 6d and the second
Contact hole 7' to layer aluminum wiring 6a, 6c
and are alternately shifted in the horizontal direction so that they are not lined up on the same straight line. As a result, when the wiring pitch is minimized, the contact holes 7/t of the second layer aluminum wirings 5a and 6c, the first layer aluminum wiring 6b,
The distance from the bulge 16 where the contact hole 7 of 6d is formed can be increased compared to the case where the contact holes are arranged on the same straight line, which prevents short circuits between wirings and also reduces the wiring pitch. You will be able to make it smaller.
この実施例によれば、一つのMOSFETにより4ビツ
トのメモリセルを構成できることになる。According to this embodiment, one MOSFET can constitute a 4-bit memory cell.
なお、データ線の多層配線およびコンタクトホールの数
と配列の仕方を除く他の構成は第1の実施例と全く同様
であるので説明は省略する。Note that the other configurations except for the multilayer wiring of the data lines and the number and arrangement of contact holes are completely the same as in the first embodiment, so explanations thereof will be omitted.
上記第1と第2の実施例では、それぞれ、共通のドレイ
ン領域2dK対して、3つと4つのコンタクトホール7
を形成可能として一つのMOSFETで3ビツトもしく
は4ビツトのメモリセルを構成できるようにされている
が、ビット数はこれに限定されるものではなく、2ビツ
トあるいは5ビツト以上にすることもできる。In the first and second embodiments, three and four contact holes 7 are provided for the common drain region 2dK, respectively.
Although it is possible to form a 3-bit or 4-bit memory cell with one MOSFET, the number of bits is not limited to this, and can also be 2 or 5 or more bits.
また、第1の実施例VC2層配線技術を適用して、共通
ソース領域2Sを縦方向に連続させてグランドに接続は
せる拡散層を設ける代わりに、ワード線(4)と平行に
配線を形成してこれに各メモリ行のMOSFETのソー
ス領域を接続させるようにしてもよい。In addition, by applying the VC two-layer wiring technology of the first embodiment, wiring is formed in parallel to the word line (4) instead of providing a diffusion layer that connects the common source region 2S vertically to the ground. Then, the source regions of the MOSFETs in each memory row may be connected to this.
更に、アルミ配線を3層構造にし℃、データ線のピッチ
をより小さくするとともに、一つのMO5FETのビッ
ト数を増力aさせてメモリセルの集積度を向上させたり
、第2の実施例におけるソース領域を結合する拡散層の
代わりにアルミ配線を設けて接続させることも可能であ
る。Furthermore, the aluminum wiring is made into a three-layer structure, the pitch of the data lines is made smaller, and the number of bits of one MO5FET is increased to improve the degree of integration of the memory cell. It is also possible to provide and connect aluminum wiring instead of the diffusion layer for coupling.
しかも、記憶データの書替えをコンタクトポールの形成
に使用するマスクの変更によつ”〔行なう実施例のよう
な方式のマスクROMにおいては、ゲート酸化膜の厚み
を変えることによって記憶データの書替えを行なう方式
やイオン打込みによる書替え方式のマスクROMに比べ
て、変更なtrる工程がプロセスの後の方にあるので、
TAT(ターン・アラウンド・タイム)と呼ばれるRO
Mの変更IC要する期間が短いというメリットはあるが
、メモリアレイの占有面積は大きくなってしまうという
不都合があったが、上記実施例を適用すればこのような
コンタクトホールによる書替え方式においても、メモリ
アレイの面積を減少できる。そのため、マスクROMに
おけるTA’l’を短縮させ、かつチップサイズを減少
させることが可能となる。Moreover, in a mask ROM of the type described in the embodiment, the rewriting of stored data is performed by changing the mask used to form contact poles. Compared to mask ROMs that use rewritable methods or ion implantation, the process of changing the truncation process is later in the process.
RO called TAT (turn around time)
Although there is an advantage that the period required for changing the M IC is short, there is a disadvantage that the area occupied by the memory array increases. The area of the array can be reduced. Therefore, it is possible to shorten TA'l' in the mask ROM and reduce the chip size.
(1)、マスクROMのメモリセルを構成するMO8F
E Tのドレイン領域を複数のメモリセルで共用でき
るようにしたので、少なくともドレイン領域を共通にす
るメモリセル間では素子の分離領域が不要になるという
作用により、メモリセルの集積度を向上させ、チップサ
イズを小ζくできるとともに、これによってチップの歩
留まりが向上するという効果がある。(1) MO8F forming memory cells of mask ROM
Since the drain region of the ET can be shared by a plurality of memory cells, there is no need for an element isolation region at least between memory cells that share a common drain region, which improves the degree of integration of memory cells. This has the effect of reducing the chip size ζ and improving the chip yield.
(2)、マスクROMのメモリセルを構成するMO8F
E Tのドレイン領域を複数のメモリセルで共用でき
るようにするとともに、多層配線技術を用いて、データ
線を多層配線式せるようにしたので、メモリアレイ内の
各データ線のピッチを小でくさせることができるという
作用により、メモリのチップサイズを更に小はくするこ
とができる。(2) MO8F constituting the memory cell of mask ROM
In addition to allowing multiple memory cells to share the drain region of the ET, the data lines can be wired in multiple layers using multilayer wiring technology, reducing the pitch of each data line in the memory array. Due to this ability, the chip size of the memory can be further reduced.
(3)、記憶データの書替えをコンタクトホールの形成
に使用するマスクの変更によって行なう方式のマスクR
OMVCおいては、メモリセルな構成するMOSFET
のドレイン領域を複数のメモリセルで共用はせることに
より、メモリセル間の素子分離領域が減少されるという
作用で、TATを短縮畜せ、かつチップサイズを減少式
せることができるという効果がある。(3) Mask R in which stored data is rewritten by changing the mask used to form contact holes.
In OMVC, the MOSFET that constitutes the memory cell
By sharing the drain region of the memory cell with multiple memory cells, the element isolation region between the memory cells is reduced, which has the effect of shortening the TAT and reducing the chip size. .
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。Although the invention made by the present inventor has been specifically explained above based on Examples, it goes without saying that the present invention is not limited to the above Examples and can be modified in various ways without departing from the gist thereof. Nor.
例えば、上記実施例では、コンタクトホールの変更によ
って書替えを行なう方式のマスクROMに適用されたも
のについて説明されているが、この発明は、ゲート酸化
膜の厚みの変更あるいはイオン打込みによる書替え方式
のマスクROMにも適用できる。For example, in the embodiment described above, the mask ROM is applied to a type of mask ROM in which rewriting is performed by changing the contact hole. It can also be applied to ROM.
また、上記実施例では、複数のメモリセルのドレイン領
域を共通にし壬、そこにデータ線が結合されるようにし
ていたが、複数のメモリセルのソース領域を共通にして
、そこにデータ線が結合されるよう忙してもよい。例え
ば、第1図において、2dをソース領域にし、2Sをド
レイン領域にしてもよい。このように、データ線が結合
されるべき領域は、MOSFETの主導電路を形成する
ための一方の出力領域(ドレイン領域又はソース領域)
であればよい。Furthermore, in the above embodiment, a plurality of memory cells have a common drain region and a data line is connected thereto, but a plurality of memory cells have a common source region and a data line is connected thereto. May be busy to be joined. For example, in FIG. 1, 2d may be the source region and 2S may be the drain region. In this way, the region to which the data line should be coupled is one output region (drain region or source region) for forming the main conductor path of the MOSFET.
That's fine.
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマスクROMにおけ
るメモリセルの構成技術について説明したが、それに限
定されるものではなく、MO8集積回路一般に適用する
ことができる。In the above explanation, the invention made by the present inventor has mainly been explained in terms of the technology for configuring memory cells in mask ROM, which is the field of application behind the invention, but is not limited thereto, and can be applied to MO8 integrated circuits in general. I can do it.
第1図は本発明をマスクROMのメモリセルに適用した
場合の一実施例を示す平面図、第2図は第1図における
ト」線断面図、第3図は」上記実施例のメモリセルな用
いたマスクROMの構成例を示す回路図、
第4図は本発明の他の実施例を示す平面図1、第5図は
第4図におけるV−■線断面図である。
1・・・半導体基板、2d・・・拡散層(ドレイン領域
)、2s・・・拡散層(ソース領域)、3・・・ゲート
酸化膜、4・・・ゲート電極(ワード線)、5,10・
・・層間絶縁膜、6,6a〜6C・・・アルミ配線(デ
ータ線)、7.7′・・・コンタクトホール、11・・
・メモリアレイ。
第 1 図
第 2 図
第 3 図
第 4 図
第 5 図FIG. 1 is a plan view showing an embodiment in which the present invention is applied to a memory cell of a mask ROM, FIG. 2 is a sectional view taken along the line T in FIG. 1, and FIG. 3 is a memory cell of the above embodiment. FIG. 4 is a plan view 1 showing another embodiment of the present invention, and FIG. 5 is a sectional view taken along the line V--■ in FIG. 4. DESCRIPTION OF SYMBOLS 1... Semiconductor substrate, 2d... Diffusion layer (drain region), 2s... Diffusion layer (source region), 3... Gate oxide film, 4... Gate electrode (word line), 5, 10・
...Interlayer insulating film, 6,6a-6C...aluminum wiring (data line), 7.7'...contact hole, 11...
・Memory array. Figure 1 Figure 2 Figure 3 Figure 4 Figure 5
Claims (1)
半導体基板上に形成されたソース領域およびドレイン領
域の一方の領域に対し、複数本の配線が接触可能にされ
てなる絶縁ゲート型電界効果トランジスタを備えてなる
ことを特徴とする半導体集積回路装置。 2、上記絶縁ゲート型電界効果トランジスタが、そのソ
ースもしくはドレイン領域に対し、コンタクトホールを
形成するか否かによって任意のデータ線もしくはワード
線が接続されることにより情報の記憶が行なわれるメモ
リ素子として用いられてなることを特徴とする特許請求
の範囲第1項記載の半導体集積回路装置。 3、上記複数本の配線が多層状態に形成さね、−1−記
絶縁ゲート型電界効果トランジスタの共通のソースもし
くはドレイン領域に対し接触可能にされてなることを特
徴とする特許請求の範囲第1項もしくは第2項記載の半
導体集積回路装#。[Claims] 1. A plurality of wirings are made contactable with one of a source region and a drain region formed on a semiconductor substrate so as to sandwich a channel portion below a gate electrode. A semiconductor integrated circuit device comprising an insulated gate field effect transistor. 2. The above-mentioned insulated gate field effect transistor can be used as a memory element in which information is stored by connecting an arbitrary data line or word line to the source or drain region depending on whether a contact hole is formed or not. A semiconductor integrated circuit device according to claim 1, wherein the semiconductor integrated circuit device is used. 3. The above-mentioned plurality of wirings are formed in a multilayer state and are made to be able to contact a common source or drain region of the insulated gate field effect transistor. Semiconductor integrated circuit device # according to item 1 or item 2.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58164981A JPS6057962A (en) | 1983-09-09 | 1983-09-09 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58164981A JPS6057962A (en) | 1983-09-09 | 1983-09-09 | Semiconductor integrated circuit device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6057962A true JPS6057962A (en) | 1985-04-03 |
Family
ID=15803561
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58164981A Pending JPS6057962A (en) | 1983-09-09 | 1983-09-09 | Semiconductor integrated circuit device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6057962A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04209397A (en) * | 1990-12-01 | 1992-07-30 | Mitsubishi Electric Corp | Semiconductor storage device |
-
1983
- 1983-09-09 JP JP58164981A patent/JPS6057962A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04209397A (en) * | 1990-12-01 | 1992-07-30 | Mitsubishi Electric Corp | Semiconductor storage device |
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