JPS605371A - System bus extension system - Google Patents
System bus extension systemInfo
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- JPS605371A JPS605371A JP11261983A JP11261983A JPS605371A JP S605371 A JPS605371 A JP S605371A JP 11261983 A JP11261983 A JP 11261983A JP 11261983 A JP11261983 A JP 11261983A JP S605371 A JPS605371 A JP S605371A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
Description
【発明の詳細な説明】
（技術分野）
本発明はアドレスバス、データバス、制御ライン等から
構成されるバス、いわゆるシステムバス構成のマイクロ
プロセッサ応用装置におけろシステムバス拡張方式に関
するものである。DETAILED DESCRIPTION OF THE INVENTION (Technical Field) The present invention relates to a system bus expansion method in a microprocessor application device having a so-called system bus configuration, which is a bus composed of an address bus, a data bus, a control line, etc.
（背景技術）
通常、マイクロプロセッサ応用装置は第１図のように、
システムバス１に各モジュールが接続さし、このシステ
ムバス１はアドレスバス１−１、データバスト２、制御
信号ライン１−３、〕−４，１−５、及び割込みライン
から構成される。(Background Art) Usually, a microprocessor application device has the following characteristics as shown in Fig. 1.
Each module is connected to a system bus 1, which comprises an address bus 1-1, a data bus 2, control signal lines 1-3, ]-4, 1-5, and interrupt lines.
ただし、割込みラインについては、本発明に本質的な関
わりがないのて゛図示しない。However, the interrupt line is not shown because it is not essentially related to the present invention.
システムバス１に接続されたモジュールはマスター、ス
レーブの関係にあり、マスターであるプロセッサモジュ
ール２はアドレスバス］ −］ 及０’制御ラうン〕−
３，１−４、］−５を駆動し、データバスト２を経由し
てスレーブで゛あるＴＡ、）モジュール３−１．３−２
、・・・、３−ｎとデータ転送を行なうことが可能であ
る。The modules connected to the system bus 1 are in a master/slave relationship, and the master processor module 2 is the address bus ]-] and 0' control line]-
3,1-4,]-5 and is a slave via data bus 2 TA,) module 3-1.3-2
, . . . , 3-n.
すなわち、プロセッサモジュール（す、下ＣＰＵとする
）２はシステムバス１をコントロールスルことが可能で
あり、マイクロプロセッサが実装されたボードである。That is, the processor module (referred to as the lower CPU) 2 is capable of controlling the system bus 1 and is a board on which a microprocessor is mounted.
Ｉ％、）モジュール（以下ｆ／１０とする）は、システ
ムバス１をコントロールすることができないメモリや各
種ＴＡ、）ボードである。The I%, ) module (hereinafter referred to as f/10) is a memory or various TA, ) board that cannot control the system bus 1.
次に、第１図に示す装置のライトシーケンス（ＣＲＪか
ら丁／−）へのデータ転送）及びリードシーケンス（■
／〕からＣＰＴＪへのデータ転送）について、第２図を
参照して説明する。第２図（２）はライトシーケンスを
示し、（１））はリードシーケンスを示す。Next, the write sequence (data transfer from CRJ to D/-) and read sequence (■
/] to CPTJ) will be explained with reference to FIG. FIG. 2 (2) shows a write sequence, and (1)) shows a read sequence.
ライトシーケンスのとき、ＣＰＵ２はアドレス情報をア
ドレスバス１−１に、データ情報をデータバスト２にそ
れぞれ送出し、制御ラインの一種であるライトコマンド
（増、下ＷＣとする）信号１−３を駆動する。アドレス
情報で指定されたＹ／１０は、ＡＭＣ信号によってデー
タバス】−２上のデータ情報をザンプルし、応答信号で
あるリプレイ（以下ＲＪＯＰ Ｉ・Ｙとする）信号１−
５を駆動する。During the write sequence, the CPU 2 sends address information to the address bus 1-1 and data information to the data bus 2, respectively, and drives the write command (increase, lower WC) signal 1-3, which is a type of control line. do. Y/10 specified by the address information samples the data information on the data bus ]-2 using the AMC signal, and sends a replay (hereinafter referred to as RJOP I/Y) signal 1- which is a response signal.
Drive 5.
リードシーケンスのとき、ＣＰＵ２はアドレス情報をア
ドレスト２に送出し、制御ラインの一種であるリードコ
マンド（以７： ｎ ｃとする）信号を駆動する。アド
レス情報で指定された１／′Ｏは、［（・Ｃ信号が有効
な間データ情報をデータバスト２上に送出し、応答信号
であるＲ、Ｅ Ｐ Ｔ、Ｙ信号を駆動する。、ＱＰＵ２
は、Ｒ，ＥＰＬＹ信号によってテークバスト２上のデー
タ情報をザンプルする。During a read sequence, the CPU 2 sends address information to the address 2 and drives a read command (hereinafter referred to as 7: nc) signal, which is a type of control line. 1/'O specified by the address information sends data information onto the data bus 2 while the C signal is valid and drives the response signals R, E P T, and Y signals.,QPU2
samples the data information on the take bust 2 using the R,EPLY signal.
ＣＰＵ２と複数の１Ｘ０３−１．３−２、・・・、３−
！１が実装された装置本体４に、更にＩＸつ３−ｎ＋１
１．３−ｍを追加増設するための増設装置５が８吸どな
るζきは、装置本体４と増設装置５にそれ−７□）Ａ
それ−・ケ・ｋバスアダプ、ｌモジ−−ル（シ汗Ｓ １
３．Ａとする）６−１．６−２を実装し、このＳ Ｂ
Ａ、 −６−１，６−２間を延長ケーブル７等で接続す
ることにより、システムバス１をそのまま拡張していた
。CPU2 and multiple 1X03-1.3-2,...,3-
! In addition to the device main body 4 in which 1 is mounted, IX 3-n+1
When the expansion device 5 for adding 1.3-m is installed, it is necessary to connect it to the device main body 4 and the expansion device 5. Shi sweat S 1
3. A) 6-1.6-2 is implemented, and this S B
By connecting A, -6-1 and 6-2 with an extension cable 7, etc., the system bus 1 was expanded as is.
このとき、装置本体４と増設装置５との間の距離が長く
なると、それに応じて駆動能力の優れたドライバーを使
用することで対応するが、外来ノ（３）
イズ等の耐環境性や、多数の信号を拡張するためにケー
ブル費用がかさむ等の問題点があった。At this time, if the distance between the device main body 4 and the expansion device 5 becomes longer, it is possible to deal with it by using a driver with superior driving ability, but this may be affected by environmental resistance such as external noise (3) noise, etc. There were problems such as increased cable costs to extend a large number of signals.
（発明の目的）
本発明はこれらの問題点を解決することを目的とし、そ
の特徴は装置本体と増設装置との間のシステムバス情報
転送を、シリアルデータに変換して詳細に説明する。(Object of the Invention) The present invention aims to solve these problems, and its features will be described in detail by converting system bus information transfer between the device main body and the expansion device into serial data.
（発明の構成および作用）
第３図は本発明の一実施例を示す図である。同図におい
て、８−１は装置本体に実装されるマスターＳＢＡ、（
以下Ｍ Ｓ １３ Ａとする）、９−１は増設装置に実
装されるスレーブＳＢＡ、（以下５ＳＢＡとする）、８
−３．８−４．８−５及び９−３．９−４，９−５はデ
ータ情報やアドレス情報のバッファ・ゲート部、８−６
．９−６は誤り検定コードの生成部、８−７．９−７は
受信した誤り検定コードによる検定部、８−８．９−８
はパラレル／シリアル（す、下Ｐ／Ｓとする）変換部、
８−９．９−９はシリアル／′パラレル（以下Ｓ／Ｐと
する）（４）
変換部、８−２．９−２はコンＩ・ロール回路、１０は
装置本体のシステムバス、１２は増設装置のシステムバ
ス、１１はアウト（以下ＯＵ ｌ’とする）信号とイン
（以下ＩＮとする）信号から構成されろ拡張ラインであ
る。(Structure and operation of the invention) FIG. 3 is a diagram showing an embodiment of the invention. In the same figure, 8-1 is a master SBA (
9-1 is a slave SBA installed in the expansion device (hereinafter referred to as 5SBA), 8
-3.8-4.8-5 and 9-3.9-4, 9-5 are buffer gate sections for data information and address information, 8-6
．． 9-6 is an error verification code generation unit, 8-7.9-7 is a verification unit based on the received error verification code, 8-8.9-8
is a parallel/serial (S, lower P/S) conversion section,
8-9.9-9 is a serial/'parallel (hereinafter referred to as S/P) (4) conversion section, 8-2.9-2 is a control I/roll circuit, 10 is a system bus of the device main body, and 12 is a The system bus 11 of the expansion device is an expansion line consisting of an out (hereinafter referred to as OU l') signal and an in (hereinafter referred to as IN) signal.
第４図及び第５図はそれぞれ、増設装置に実装体のシス
テムバス、（１））は拡張ライン、（Ｃ）は増設装置の
システムバスである。4 and 5 respectively show a system bus mounted on an expansion device, (1)) shows an expansion line, and (C) shows a system bus of the expansion device.
第６図（ａ）及び（ｂ）はそれぞれ、拡張ライン上のＯ
Ｕ Ｔ情報及びＩＮ情報のフォーマットを示す図で゛あ
る。Figures 6(a) and (b) respectively show O on the extended line.
FIG. 2 is a diagram showing the format of UT information and IN information.
次に、第３図の動作について、第４図ないし第６図を参
照して説明する。Next, the operation shown in FIG. 3 will be explained with reference to FIGS. 4 to 6.
はじめに、ライト動作（ＣＰＵ→ｌ１０）について説明
する。First, the write operation (CPU→l10) will be explained.
装を本体のＣＰＵ（図示しない）は、アドレス情）５′
報とデータ情報及びＷＣ信号を、システムバス１０を介
して駆動する（第４図（ａ））。The main unit's CPU (not shown) has address information) 5'
information, data information, and WC signals are driven via the system bus 10 (FIG. 4(a)).
ＭＳＦ３Ａ ８− Ｈ７）コン） ０−ル回路ｓ−２ハ
、ＷＣ信号の立上りでアドレス情報とテーク情報をそれ
ぞれバッファ８−３．８−・４にセットし、凶変換部８
−８を経由して第６図のフォーマツｌ−１３−１でＯＵ
Ｔ情報として拡張ライン］１に送出する（第４図（ｂ
］ ）。ここで゛ツメ−マノｌ−１３−１において、Ｗ
ＣはＷＣ信号、ＡＪ）Ｒ，（Ｕ） 、ＡＪ）ｆ（、（Ｌ
）はアドレス情報、１）Ａ’ｌ”Ａはテーク情報、５
バイト目のブロックチェックコード（ＢＣＣ）は誤り検
定コード生成部８−６で生成される。５ＳＢＡ９−１の
コントロール回路９−２は上記ＯＵ Ｔ情報を受信し、
Ｓ／′Ｐ変換部９−９を経由し、アドレス情報とテーク
情報をそれぞれバッファ９−３．９−４にセットする。MSF3A 8-H7) Control circuit s-2 sets the address information and take information in the buffers 8-3, 8-4, respectively at the rising edge of the WC signal,
-8 and OU at Formatsu l-13-1 in Figure 6.
Extended line] 1 as T information (Fig. 4 (b)
] ). Here, in Tsumemano l-13-1, W
C is the WC signal, AJ)R, (U), AJ)f(, (L
) is address information, 1) A'l”A is take information, 5
The block check code (BCC) for the byte is generated by the error verification code generation section 8-6. The control circuit 9-2 of the 5SBA 9-1 receives the above OUT information,
Address information and take information are set in buffers 9-3 and 9-4, respectively, via the S/'P converter 9-9.
５ＳＢｋ ９−１のコントロール回路９−２は、誤りコ
ード検定部９−７によりＯＵ ’Ｉ”情報をチェックし
た結果、ｏ ｕ ’ＩＩ”情報を正常に受信したことを
知ると、増設装置のシステムバス１２上にアドレス情報
、データ情報及びＷＣ信号を駆動する（第４図（Ｃ））
。またＯＵＴ情報を正常に受信できないときは、ＷＣ信
号を駆動しないでＩＮ情報を誤り検定コード生成部９−
６、関度換部９−８を介して第６図のフ刈−マノド］：
３−４で・へ４ＳＢＡ−８−］に送信１″ろ。The control circuit 9-2 of the 5SBk 9-1 checks the OU 'I' information by the error code verification unit 9-7, and when it learns that the OU 'II' information has been normally received, the control circuit 9-2 controls the system of the expansion device. Drive address information, data information and WC signals onto bus 12 (Figure 4(C))
. Also, when the OUT information cannot be received normally, the IN information is sent to the error verification code generator 9- without driving the WC signal.
6. The transformation of FIG. 6 through the function converter 9-8]:
At 3-4, send 1'' to 4SBA-8-].
５Ｓｒ３Ａ ９− ］のココントロロール路９−２は、
先に駆動したＷＣ信号の応答であろＲ，Ｅ Ｐ ＬＹ倍
信号システムバス１２を介して受取ると、第６図に示す
フォーマツｌ−］３−３でＩＮ情報としてＰ／Ｓ変換部
９−８、拡張バス］１を介してＭＳ ｆ３に、 ８−
］に送信する（第４図（Ｉ）ｌ ）。また、予め決めら
れた時間内に１１．ＥＰＴ、Ｙ信号を受取らないと、第
６図のフォーマツ［３−４でＩＮ情報として拡張バス１
１を介してＭＳＢＡ８−１に送信１−ろ。The cocontroller path 9-2 of 5Sr3A 9- ] is
When the response to the previously driven WC signal is received via the R, E P LY multiplied signal system bus 12, it is converted to the P/S converter 9-8 as IN information in the format 3-3 shown in FIG. , expansion bus] 1 to MS f3, 8-
] (Fig. 4(I)l). Also, within a predetermined time, 11. If EPT and Y signals are not received, expansion bus 1 is sent as IN information in the format [3-4 in Figure 6].
1 to MSBA 8-1 via 1-ro.
ＭＳＩ３Ａ８−１のコントロール回路８−２は上記ＩＮ
情報をＳＡＰ変換部８−９により受信すると、誤りコー
ド検定部８−７により誤り検定コードＢＣＣをチェック
１−る。ＩＮ情報の第１バイト目がＡ、ＣＫコードでか
つ誤り検定コードの検定の結果誤りが無ければ、ＲＦ２
ＦＬＹ信号をシステムバス１２上に駆動する（第４図（
ａ））。ＩＮ情報の第１バイト目が（７）
ＮＡＫコード、誤り検定コードの検定の結果誤りがキ〕
る場合又は予め決められた時間内にＩＮ情報を受信でき
なかったときは、ＲＪＢＰＬＹ信号を駆動しな℃）。The control circuit 8-2 of MSI3A8-1 is connected to the above IN
When the information is received by the SAP conversion section 8-9, the error code verification section 8-7 checks the error verification code BCC. If the first byte of IN information is A, CK code and there is no error as a result of error verification code verification, RF2
Drive the FLY signal onto the system bus 12 (see FIG. 4).
a)). The first byte of the IN information is (7) The result of the NAK code and error verification code verification is incorrect.]
If the IN information is not received within a predetermined time, do not drive the RJBPLY signal.
一方、リード動作（Ｉ１０→ＣＰＵ）はライト動作とほ
ぼ同様であり、相違する点はＯＵＴ情報フォーマントが
１３−２、ＩＮ情報フォーマントが１３−６となること
である。第５図に、リードシーケンスを示す。On the other hand, the read operation (I10→CPU) is almost the same as the write operation, and the difference is that the OUT information formant is 13-2 and the IN information formant is 13-6. FIG. 5 shows the read sequence.
以上説明したように本実施例では、装置本体と増設装置
間の信号ラインがＯＵＴ信号とＩＮ信号の２本になるた
めケーブルの費用が少なくなる。As explained above, in this embodiment, the number of signal lines between the device main body and the expansion device is two, the OUT signal and the IN signal, so the cost of cables is reduced.
また、信号ラインを２本に少なくすることにより容易に
拡張ケーブルとして光ケーブル等を採用でき、耐雑音性
も強く長距離転送や高速化が可能となる。さらに、長距
離に設置される装置との接続のために、ソフトウェアが
コントロールするのに負荷の大きい通信制御装置等を必
要とせず、本発明の方式で行なえばソフトウェアからみ
た場合、コントロールすべきハードウェアを意識する必
要（８）
がないので、遠距離に設置された装置に実装されある。Furthermore, by reducing the number of signal lines to two, optical cables or the like can be easily used as expansion cables, and have strong noise resistance, allowing long-distance transmission and high-speed transmission. Furthermore, in order to connect to devices installed over long distances, there is no need for a heavy-load communication control device etc. to be controlled by the software. Since there is no need to be aware of the software (8), it can be implemented in equipment installed far away.
（発明の効果）
以上説明したように、本発明によればシステムバスを拡
張するためにシステムバス情報をシリアルデータとして
転送することにより、ケーブル費用を従来よりも低く抑
えることができろとともに増設に対するソフトウェアの
負荷を少なくすることができ、システムの拡張性が向」
ニするという効果が得られる。(Effects of the Invention) As explained above, according to the present invention, by transmitting system bus information as serial data in order to expand the system bus, cable costs can be kept lower than in the past, and it is possible to expand the system bus. It can reduce the software load and improve system scalability.”
The effect of ni is obtained.
第１図は従来のシステムバス拡張方式の一構成例、第２
図（ａ）及び（１））はそれぞれ第１図に示す方式のラ
イトシーケンス及びリードシーケンス、第３図は本発明
の一実施例の構成図、第４図及び第５図はそれぞれ第３
図に示す実施例のライトシーケンス及びリードシーケン
ス、及び第６図（ａ）及び（ｂｌはそれぞれ第３図に示
す実施例のＯＵＴ情報及びＩＮ情報のデータフォーマッ
トである。
８−１・・・・・・マスク−８Ｂ Ａ、 。
９−１・・・・・・スレーブＳ Ｂ Ａ１８−２．９−
２・・コントロール回路、８−３．８−４．８−５．９
−３．９−４．９−５・・・バッファ・ゲート部、
８−６．９−６・・誤り検定コード生成部、８−７．９
−７・・・誤り検定コード検定部、８−８．９−８・・
・パラレル／シリアル変換部、８−９．９−９・・シリ
アル／パラレル変換部、】０・・・・・・・・・・・装
置本体のシステムバス、】１・・・・・・・・・・拡張
ライン、１２・・・・・・・・増設装置のシステムバス
。
特許出願人
沖電気工業株式会社
特許出願代理人
弁理士 山 本 恵 −
アビレ又 （Ｃｐ Ｌｌ ＋ゲＯ
ｔｂ、 ヂ゛−り （Ｘ７ｏ−１−（：ＰＬＩＲｃ （
ＣＰＬＩ −ｗＶ。
尺ＥＰＬγ（毛／δ ′こｐｕ
葬、２凹
手続補正書（自発）
昭和Ａ年り２月／メ日
特許庁長官 若 杉 和 夫 殿
１ 事件の表示
昭和５８年 特 許 願 第１１２６１．９号２、発明
の名称
システムバス拡張方式
３６ 補正をする者
事件との関係 特許出願人
名 称 （０２９）沖電気工業株式会社５、補正の対象
明細書の発明の詳細な説明の欄
６、補正の内容
（１）明細書第３頁第１７行〜第１８行の「すプレイ」
を「リプライ」と補正する。
（２）同第３頁第２０行の「アドレスト２」を「アドレ
スバス１−１」と補正する。
以上
４０３Figure 1 shows an example of the configuration of a conventional system bus expansion method.
Figures (a) and (1)) are respectively the write sequence and read sequence of the system shown in Figure 1, Figure 3 is a block diagram of an embodiment of the present invention, and Figures 4 and 5 are respectively the third
The write sequence and read sequence of the embodiment shown in the figure and FIGS. 6(a) and (bl) are the data formats of the OUT information and IN information of the embodiment shown in FIG. 3, respectively. 8-1... ...Mask-8B A, 9-1...Slave S B A18-2.9-
2...Control circuit, 8-3.8-4.8-5.9
-3.9-4.9-5...Buffer gate section, 8-6.9-6...Error test code generation section, 8-7.9
-7...Error test code verification section, 8-8.9-8...
・Parallel/serial converter, 8-9.9-9 Serial/parallel converter, ]0... System bus of the device main body, ]1... ...Expansion line, 12... System bus for expansion equipment. Patent Applicant: Oki Electric Industry Co., Ltd. Patent Attorney: Megumi Yamamoto
CPLI-wV. Shaku EPLγ (hair / δ 'kopu funeral, 2 concave procedural amendments (spontaneous) February 1972/Japanese Patent Office Commissioner Kazuo Wakasugi 1 Indication of case 1982 Patent application No. 11261.9 No. 2, Name of the invention System bus expansion method 36 Relationship with the case of the person making the amendment Name of patent applicant (029) Oki Electric Industry Co., Ltd. 5, Detailed description of the invention in the specification subject to amendment 6, Amendment Contents (1) “Splay” on page 3, lines 17 to 18 of the specification
is corrected as "reply". (2) Correct "Address 2" on the 20th line of the third page to "Address Bus 1-1". More than 403
Claims (1)
置と該装置の機能を拡張するための夕１部装置の各々の
内部におけろ情報転送が、少なくともアドレスバス、デ
ータバス及び制御ラインから構成されるシステムバスを
介１〜で行なわれる場合において、前記装置間における
情報転送を行なうために、該装置間に前記システムバス
内のパラレルな情報をシリアルに変換して相手装置に伝
送するためのパラレル／シリアル変換手段と、相手装置
から受取ったシリアルな情報を前記システムバス内のパ
ラレルな情報に変換するシリアル／パラレル変換手段と
を設け、前記装置間の情報転送はシリアルデータで行な
われることを特徴とするシステムバス拡張方式。Information transfer within each microprocessor-applied device having a microprocessor and a device for extending the functionality of the device is via a system bus consisting of at least an address bus, a data bus, and a control line. 1 to 1, in order to transfer information between the devices, a parallel/serial conversion means is provided between the devices for converting parallel information in the system bus into serial and transmitting the serial to the other device. , a system bus extension characterized in that serial/parallel conversion means is provided for converting serial information received from a partner device into parallel information within the system bus, and information transfer between the devices is performed using serial data. method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11261983A JPS605371A (en) | 1983-06-24 | 1983-06-24 | System bus extension system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11261983A JPS605371A (en) | 1983-06-24 | 1983-06-24 | System bus extension system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS605371A true JPS605371A (en) | 1985-01-11 |
Family
ID=14591261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11261983A Pending JPS605371A (en) | 1983-06-24 | 1983-06-24 | System bus extension system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS605371A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0270896A2 (en) * | 1986-12-08 | 1988-06-15 | Sun River Corporation | Data link and method of transferring data for personal computer system |
| JPS63159441U (en) * | 1987-04-06 | 1988-10-19 | ||
| US5062059A (en) * | 1986-12-08 | 1991-10-29 | Sunriver Corporation | Apparatus and method for communication between host CPU and remote terminal |
| US5923856A (en) * | 1995-11-28 | 1999-07-13 | Fujitsu Limited | Control system for coping with bus extension in controlling a communication apparatus |
-
1983
- 1983-06-24 JP JP11261983A patent/JPS605371A/en active Pending
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