JPS6053083A - Manufacture of nonvolatile memory - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は牛導体不揮発性メモリの新規な製造方法に関し
、さらに詳述すれば、電気的にプログラム可能な抗み出
し専用メモリ(EPROM)において収束イオン線技術
によシチャネル領域に高濃度層を形成し、キャリアの注
入効率を向上させEP几01’vlO高性能化ケはかる
方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a novel method for manufacturing non-volatile memories of conductive conductors, and more particularly to electrically programmable extrusion-only memories (EPROMs). The present invention relates to a method of forming a highly concentrated layer in a channel region using ion beam technology to improve carrier injection efficiency and improve the performance of an EP layer.
従来技術によって製造したEPROMの例を第1図に示
す。p型(ioo)面lOΩ・mのシリコン基板(Si
ll上に熱酸化法で形成した厚さ50nmのシリコン峻
化膜2、厚さ35Qnmの多結晶シリコン(pe7y
S i )フローティング・ケート3、該フローティン
グゲート3上に形成した厚さ8Qnmの酸化膜4、該酸
化膜4上に形成した厚さ3501mのpe7y S i
から成るコントロールゲート5、ヒ素イオン(As’)
を60K e Vでl X 10” cm−”打込み、
Iooot:’で20分間アニールして形成した接合深
さ0.4μm、層抵抗20Ω10のn+拡散層から成る
ソース6およびドレーン7、ボロンイオン(B’ )を
501ぐeVで5 X 10 ” cm−2打込んで形
成したチャネルドーグ領域8から成るEPROMメモリ
セルにおいて、ソース6からドレーン7に向って高電界
を印加しつつ該コントロールゲート5に高電圧を印加す
る事によシ、該チャネル領域8に生じたいわゆるホット
キャリアが、コントロールゲート5の電界に引かれて、
フローティングゲート3に注入され、しきい電圧のシフ
トが起こる。その結果、EPROMとして機能する事に
なる。An example of an EPROM manufactured by the conventional technique is shown in FIG. Silicon substrate (Si
A 50-nm-thick silicon hardening film 2 formed by thermal oxidation on the ll, a 35-nm thick polycrystalline silicon film (pe7
S i ) Floating gate 3, 8Q nm thick oxide film 4 formed on the floating gate 3, 3501 m thick pe7y S i formed on the oxide film 4
Control gate 5 consisting of arsenic ions (As')
1 x 10"cm-" at 60 K e V,
A source 6 and a drain 7 consisting of an n+ diffusion layer with a junction depth of 0.4 μm and a layer resistance of 20 Ω10 formed by annealing for 20 minutes at IOOOT:', boron ions (B') at 501 eV and 5 x 10" cm- In an EPROM memory cell consisting of a channel region 8 formed by implanting two implants, the channel region 8 is implanted by applying a high voltage to the control gate 5 while applying a high electric field from the source 6 to the drain 7. The so-called hot carriers generated are attracted by the electric field of the control gate 5,
is injected into the floating gate 3, causing a threshold voltage shift. As a result, it functions as an EPROM.
フローティングゲート3へのキャリアの注入効率、は、
チャネル領域8の不純物濃度によシ大きく変化する。第
2図は、チャネル領域8の不純物濃度と、フローティン
グゲート3へのキャリアの注入効率の関係をゲー)X圧
Voおよびドレーン電圧VDの関数として示したもので
、いかなる電圧条件においてもチャネル領域8の不純物
濃度を高くする程、キャリアの注入効率を高くできる事
が示されている。(萩原ら、ジャパニーズ、ジャーナル
オブ アプライド、フィジックス16すサブルメント
16−1,211頁(1977年);’1. I−1a
gl−1a” + Japan、 J、 AppZ、
P”ys、5uppZ16−1.211 (1977)
)Lかしながら、チャネル領域8の不純物濃度が高くな
ると、(1)チャネル領域8のキャリア移動度が小さく
なる、(2)シきい電圧V TI+が高くなる、(3)
ドレーン容量が増大する、などの弊害があるため、必ず
しも良い対策とはならない。第3図は、表面の不純物濃
度と電界効果移動度の関係を示したもので、不純物濃度
が増大し、10 ” cnr−3を超えると、電界効果
移動度が急激に小さくな仄、10110l7’では、約
1/3程度まで減少してし−よう。このために、トラン
ジスタのゲイン定数が低下し、スイッチング速度が3倍
程菱長くなる。またしきい電圧VTI(は、表面不純物
濃度によシ大幅に変化するが、この関係を第4図に示す
。表面不純物濃度が10”cm−”の場合に比較し、4
X 10 ” cm−”とすると、2.5a以上に高
くなシ、正常な動作特性は全く期待できなくなる。した
がって従来構造のデバイスでは、たとえばキャリアの注
入効率を実用的なレベルである1O−6とすると、しき
い電圧が約IVとなる表面不純物濃度が2 X 10
” cm−3である事がら、電圧条件としてVa =3
7V、Vo =25Vという極めて高い電み電圧を筺用
する事になり、電源の設計、デバイスの設計等、全く不
利となる。The carrier injection efficiency into the floating gate 3 is
It varies greatly depending on the impurity concentration of the channel region 8. FIG. 2 shows the relationship between the impurity concentration in the channel region 8 and the efficiency of carrier injection into the floating gate 3 as a function of the voltage Vo and the drain voltage VD. It has been shown that the higher the impurity concentration, the higher the carrier injection efficiency. (Hagiwara et al., Japanese Journal of Applied Physics 16-1, p. 211 (1977); '1. I-1a
gl-1a” + Japan, J, AppZ,
P”ys, 5uppZ16-1.211 (1977)
) However, when the impurity concentration in the channel region 8 increases, (1) the carrier mobility in the channel region 8 decreases, (2) the threshold voltage V TI+ increases, (3)
This is not necessarily a good countermeasure because it has disadvantages such as an increase in drain capacity. Figure 3 shows the relationship between surface impurity concentration and field effect mobility.As the impurity concentration increases and exceeds 10'' cnr-3, the field effect mobility decreases rapidly. Therefore, the gain constant of the transistor decreases, and the switching speed increases by about three times.Also, the threshold voltage VTI (decreases depending on the surface impurity concentration). Figure 4 shows this relationship.Compared to the case where the surface impurity concentration is 10"cm-",
If X 10 "cm-" is higher than 2.5a, normal operating characteristics cannot be expected at all. Therefore, in a device with a conventional structure, for example, if the carrier injection efficiency is set to 1O-6, which is a practical level, the surface impurity concentration at which the threshold voltage is approximately IV is 2 x 10.
” cm-3, the voltage condition is Va = 3.
7V, Vo = 25V, which is an extremely high voltage, is used, which is completely disadvantageous in terms of power supply design, device design, etc.
本発明はこのような従来技術の問題点を解決するために
為されたもので、集束イオン線技術(たとえば、几、L
、setiger他+ J、 Van、 SCI’l’
echnol、 16 (6) 1610 (1979
) )を用いる事によシ、部分的に高濃度層を形成し、
注入効率の高い高性能なデバイスを実現するものである
。The present invention was made in order to solve the problems of the prior art, and focuses on focused ion beam technology (for example, 几, L
, setiger et al. + J. Van, SCI'l'
echnol, 16 (6) 1610 (1979
) By using ), a high concentration layer is formed partially,
This realizes a high-performance device with high injection efficiency.
以下本発明を実施例に基づき、具体的に説明する。The present invention will be specifically described below based on Examples.
実施例1
本実施例では、本発明の概略を示し、デバイスの高性能
化が可能な理由について述べる。Example 1 This example provides an overview of the present invention and describes the reason why it is possible to improve the performance of a device.
第5図は本発明によるデバイスの断面構造の例を示した
もので、pu(too)面lOΩ・(7)のシリコン基
板11と、厚さ2μmmの5i(J212、厚さ350
nmのpety S iフローティングゲート13、厚
さ3Qnmの810214、厚さ350nmのI)e7
y Siコyトロールゲート15、■+ンソー16、ド
レーン17を持つ構造において、収束イオン線によりボ
ロンイオン(B+)を打込み、表面濃IAj 10 ”
on−”のp型層18’に形成した状態を示す。FIG. 5 shows an example of the cross-sectional structure of a device according to the present invention.
nm pety Si floating gate 13, 3Q nm thick 810214, 350 nm thick I) e7
In a structure with a Si control gate 15, a + source 16, and a drain 17, boron ions (B+) are implanted with a focused ion beam to increase the surface concentration IAj 10 ”
The state in which the p-type layer 18' is formed is shown.
このようなデバイス構造とする事によシ、従来構造で間
呟であった(1)キャリア移動度の低下、(2)VT)
Iの上昇、(3)ドレーン容量の増大という好ましくな
い影響を全て取シ除く事ができる。この理由は、VTR
,キャリア移動度金決めるl・ランジスクのチャネル領
域の不純物濃度k I X 1016cm−”以下とす
る事ができ、適切なVTI+と高いキャリア移動度を実
現可能な一方で、高濃度領域18の存在のためにキャリ
アの注入効率は、第2図に示した関係から明らかなよう
に、従来の半分程度の印加電圧でも、10−5−10−
’程度と、十分に高くできるためである。したかつ−C
所望のVT■と、高いキャリア移動度と小さいドレーン
lを持ち、かつ高いキャリア注入効率ケ持ったデバイス
を実現する事が可能になる。By adopting such a device structure, problems encountered with conventional structures (1) decrease in carrier mobility, (2) VT)
It is possible to eliminate all undesirable effects such as an increase in I and (3) an increase in drain capacity. The reason for this is that VTR
, carrier mobility gold determines the impurity concentration in the Landisk channel region k I Therefore, as is clear from the relationship shown in Figure 2, the carrier injection efficiency is 10-5-10- even with an applied voltage that is about half that of the conventional one.
'Because it can be made high enough. Shitakatsu-C
It becomes possible to realize a device having a desired VT, high carrier mobility, small drain l, and high carrier injection efficiency.
該高濃温領域18の大きさは、収束イオン線を用いるた
め、0.1μmφ以下にする事も可能であシ、従来の技
術で可能な面積に比較して大幅に縮小できる。たとえば
通常のホトリソグラフィ法を用いると、高濃度領域18
の面積は最小加工寸法である1μm 程度となシ、その
ため、全体の素子寸法は巨大なものになる。微小デバイ
スが要求される大規模集積回路(以下VLS Iと略記
)では、収束イオン祿の直径tfcとえば0.3μn1
以下とすることによシ、従来では不可能であった構造と
特性を持つもの全形成することができる。Since the focused ion beam is used, the size of the high concentration region 18 can be reduced to 0.1 μm or less, and can be significantly reduced in area compared to the area possible with conventional techniques. For example, if normal photolithography is used, the high concentration region 18
The area of the device is about 1 μm, which is the minimum processing size, so the overall device size becomes enormous. In large-scale integrated circuits (hereinafter abbreviated as VLSI) that require minute devices, the diameter of the focused ion beam tfc is, for example, 0.3 μn1.
By doing the following, it is possible to create a complete structure with structures and properties that were previously impossible.
実施例2
第6図(a)はp型(ioo)g、10Ω” cmのシ
リコン基板(以下Si基板)11を1000Cドライ酸
素中で23分間熱酸化し、厚さ20n mの酸化膜19
(以下5jOzと略記)を成長させ、さらに化学蒸着法
(C11e旧cal Vapor 1)epositi
on:以下CVD法と略記ンによシ厚さ50Ωmの窒化
シリコン膜(以下Si3N4 と略記)を堆積し、通常
のホトリングラフィおよび反応性スパッタエッチによシ
5j3N4 のパターン20−i形成し、さらにB1を
5 X 10 l2cm−2打込んで、チャネルストッ
パ層21を形成した状態である。Example 2 In FIG. 6(a), a p-type (IOO) g, 10 Ω" cm silicon substrate (hereinafter referred to as Si substrate) 11 is thermally oxidized in dry oxygen at 1000 C for 23 minutes to form an oxide film 19 with a thickness of 20 nm.
(hereinafter abbreviated as 5jOz), and further chemical vapor deposition method (C11e former cal Vapor 1)
on: A silicon nitride film (hereinafter abbreviated as Si3N4) with a thickness of 50 Ωm was deposited using the CVD method, and a 5j3N4 pattern 20-i was formed using ordinary photolithography and reactive sputter etching. Furthermore, a channel stopper layer 21 is formed by implanting B1 at a density of 5×10 12 cm −2 .
第6図(b)は、該基板を1ooocのウェット雰囲気
で酸化し、厚さ0.8μmのフィールド5i0222を
成長させた後、該8i0z19および5i3N420を
除去し、再び1000C乾燥酸素中で酸化して、厚さ5
Q 11 mのゲート810212を成長させ、50
KeV、I X 10 ” cwr−”のB”k打込ん
でチャネルドープした後、CVD法によLpotySi
を厚さ35 Q n In堆積し、熱拡散法によシリン
をドープした後、所定の形状にホトリソグラフと反応性
スパッタエッチによシ加工して、フローティング・ゲー
ト13を形成した状態を示す。FIG. 6(b) shows that the substrate is oxidized in a wet atmosphere at 1000C to grow a field 5i0222 with a thickness of 0.8 μm, and then the 8i0z19 and 5i3N420 are removed and oxidized again in dry oxygen at 1000C. , thickness 5
Grow gate 810212 of Q 11 m, 50
After channel doping by implanting B''k of KeV, I x 10''cwr-'', LpotySi is
A floating gate 13 is shown in which the floating gate 13 is deposited to a thickness of 35 Q n In, doped with silane by thermal diffusion, and then processed into a predetermined shape by photolithography and reactive sputter etching.
第6図(C)はフローティング・ゲート13の端部に、
太さ0.1μmφの収束イオン線を用いてB+を打込み
、表面濃度10110l7’の高濃度層23を形成した
状態を示す。In FIG. 6(C), at the end of the floating gate 13,
A state in which B+ is implanted using a focused ion beam having a thickness of 0.1 μmφ to form a high concentration layer 23 with a surface concentration of 10110l7′ is shown.
第6図(d)は、該構造を再び900Cウエツト雰囲気
中で酸化し、厚さ8Qnmの層間酸化膜14を成長させ
、さらにCVD法によシ厚さ350Ωmのpoty S
iを成長させ、熱拡散法によシリンをドープした後、
フローティング・ゲート13と同様に加工して、コント
ロール・ゲート15を形成し、さらにAs+を100K
eV、lXl016cm−2という争件でイオン打込み
し、1000Cで20分間アニールして、接合深さ0.
3μm、層抵抗25Ω/Dのソース1G、ドレーン17
を形成した状態を示す。FIG. 6(d) shows that the structure is oxidized again in a 900C wet atmosphere to grow an interlayer oxide film 14 with a thickness of 8Qnm, and then a poty S film with a thickness of 350Ωm is grown by CVD.
After growing i and doping with syrin by thermal diffusion method,
The control gate 15 is formed by processing in the same manner as the floating gate 13, and the As+ is further heated to 100K.
Ion implantation was performed at a concentration of eV, lXl016cm-2, annealing was performed at 1000C for 20 minutes, and the junction depth was 0.
3μm, layer resistance 25Ω/D source 1G, drain 17
This shows the state in which it has been formed.
第6図(e)は、CVD法によシリンガラス(以下PS
Gと略)24を形成し、アニール後、コンタクト・ホー
ル−を形成し、さらにアルミニウム配線(以下ht配線
と略)25を形成後、400C30分間の水素アニール
により、界面準位を消滅させた状態を示す。Figure 6(e) shows the silicone glass (hereinafter referred to as PS) produced by the CVD method.
G) 24 is formed, and after annealing, a contact hole is formed, and an aluminum wiring (hereinafter referred to as HT wiring) 25 is formed, and then hydrogen annealing is performed at 400C for 30 minutes to eliminate the interface state. shows.
このような構造の不揮発性メモリケ形成する事により、
適切なVTR%高いキャリア移動度、高いキャリア注入
効率を有する良好な性能を実現できた。By forming a non-volatile memory with this structure,
Good performance with appropriate VTR%, high carrier mobility, and high carrier injection efficiency was achieved.
実施例3
本実施例では、該高濃度層の形成後に、フローティング
・ゲートを形成する方法について示す。Example 3 This example shows a method of forming a floating gate after forming the high concentration layer.
第7図(a)は、p型(100)面、10Ω’ffiの
SL基板11と、ゲート5i0212、フィールド5j
0222、チャネルストッパ層21を有する構造に0.
3μmφのB3収束イオン線により、表面濃度I Q
” cm−3の高濃度層23を形成した状態を示す。FIG. 7(a) shows a p-type (100) plane, 10Ω'ffi SL substrate 11, a gate 5i0212, and a field 5j.
0222, 0.0 to the structure having the channel stopper layer 21.
By using a B3 focused ion beam of 3 μmφ, surface concentration IQ
” shows a state in which a high concentration layer 23 of cm-3 is formed.
第7図(b)は、フローティングゲート13、層間5i
0214、コントロールケート15を形成した状態を示
す。本実施例に示した構造をとる事によシ、実施例1に
示した構造に比較し、コントロール・ゲートの付加容量
を減らせるため有利である。FIG. 7(b) shows the floating gate 13 and the interlayer 5i.
0214 shows the state in which the control cage 15 is formed. The structure shown in this embodiment is advantageous compared to the structure shown in the first embodiment because the additional capacitance of the control gate can be reduced.
実施例4
本実施例では、フローティング・ゲートおよびコントロ
ール・ケート形成後に、B+高濃度胤・全形成する方法
について述べる。Embodiment 4 In this embodiment, a method of forming the entire B+ high concentration seed after forming the floating gate and control gate will be described.
第8[]は、Si基板11、ゲー)Sj0212、フロ
ーティングゲート13、層間S ’0214 + コン
トロールゲー)15を有する構造において、o、iμm
φのB+イオン線を、200KeVK加速して、4 X
10” cm−2打込み、高濃度層23f:形成した
状態ケ示す。The eighth [] is o, i μm in a structure having a Si substrate 11, a gate (G) Sj0212, a floating gate 13, an interlayer S'0214 + a control gate) 15.
The B+ ion beam of φ is accelerated by 200 KeVK and
10" cm-2 implantation, high concentration layer 23f: The formed state is shown.
このような構造とする事によシ、実施例3に比較すると
、ゲートに対して該イオン線を位置合わせして打込む事
が可能なため、該高濃度層23の形成位置を高精度化で
きる点が有利である。また、イオン打込み後の熱工程が
少ないため、該高濃度層23の拡散な抑えられ、デバイ
ス構造上有利となる。With this structure, compared to Example 3, the ion beam can be aligned and implanted with respect to the gate, so the formation position of the high concentration layer 23 can be formed with high accuracy. The advantage is that it can be done. Further, since there are few heat steps after ion implantation, diffusion of the high concentration layer 23 can be suppressed, which is advantageous in terms of device structure.
たとえばフローティング・ゲートとなるべきpezy
s i層形成後、該pety S i層上部からB+イ
オン打込みし、高濃度層を形成し、その後、さらにコン
トロール・ゲートを形成するという変形も可能である。For example, pezy should be a floating gate.
A modification is also possible in which, after forming the s i layer, B+ ions are implanted from above the pety s i layer to form a high concentration layer, and then a control gate is further formed.
第8図において、ゲート13および15の下部に比較し
て、グー)13.15に覆われていない部分の高濃度層
23の接合深さが深くなるのは、イオン打込み時に、ゲ
ート13および15が、収束イオンを一部マスクするた
めである。このために、キャリアの注入効率を保ったマ
マ、ドレーン耐圧を向上する事が可能となる。In FIG. 8, the reason why the junction depth of the high concentration layer 23 in the portion not covered with the goo (Glue) 13.15 is deeper than that in the lower part of the gates 13 and 15 is that during ion implantation, However, this is to partially mask the focused ions. Therefore, it is possible to improve the mother and drain breakdown voltages while maintaining the carrier injection efficiency.
実施例5
本実施例では、フローティング・ゲートの側壁に対し収
束イオン線を用いて高濃度層を形成し、さらに、これr
熱処理して横方向に拡散させる方法について述べる。Example 5 In this example, a highly concentrated layer is formed on the side wall of a floating gate using a focused ion beam, and
A method for lateral diffusion by heat treatment will be described.
フローティングゲート139層間5i0214 +コン
トロール・ゲート15を有する構造において、コントロ
ール・ゲート15の端部に、0.2μ口】φのB+収収
束イオン線ケリて、高濃度層23を形成し、1000C
で30分間アニールして拡散させた後、ソース16.ド
レーン17を形成した状態を示す。本実施例によれば、
収束イオン線の合せ精度が多少低くても、高性能デバイ
スを実現できるという特徴がある。In a structure having a floating gate 139 interlayer 5i0214 + control gate 15, a high concentration layer 23 is formed at the end of the control gate 15 using a B+ convergent ion beam of 0.2 μιφ, and
After annealing and diffusion for 30 minutes, source 16. A state in which a drain 17 is formed is shown. According to this embodiment,
The feature is that high-performance devices can be realized even if the alignment accuracy of the focused ion beam is somewhat low.
実施例6
本実施例では、高濃度層の不純物濃度範囲について示す
。第10図に示した実線aは、・高濃層の不純物濃度と
、接合耐圧の関係を示したもので、10 ” cm−3
では約60Vであるものが、10”cm−3では約15
V−1018cm−”では約5vと低下する。Example 6 This example shows the impurity concentration range of the high concentration layer. The solid line a shown in Fig. 10 shows the relationship between the impurity concentration of the highly concentrated layer and the junction breakdown voltage, and is
In this case, the voltage is about 60V, but at 10"cm-3 it is about 15V.
At V-1018cm-'', the voltage decreases to about 5v.
一方誉き込み電圧は、実用的なキャリア注入効率’el
O=とすると第1θ図に破線すで示したように、約2X
1017で接合耐圧を上回る。従って該高濃度層23の
不純物濃度は2 X l 017cm−3以下である。On the other hand, the injection voltage is the practical carrier injection efficiency 'el
When O=, as already shown by the broken line in Fig. 1θ, approximately 2X
1017 exceeds the junction breakdown voltage. Therefore, the impurity concentration of the high concentration layer 23 is 2×1017 cm−3 or less.
また、実用的な書き込み電圧は約30V以下であるから
、最小の不純物濃度は、5X10”on=であった。Further, since a practical write voltage is about 30 V or less, the minimum impurity concentration was 5×10”on=.
以上の実施例に示しだ如く、本発明によればVTRの精
密設定、高いキャリア移動度といった特性を保ちつつ、
高いキャリア注入効率が実現できるため、良好fx、特
性の電気的にプログラム可能な不揮発性読み出し専用メ
モリ(EP几OAJ Jなどを実現できる。As shown in the above embodiments, according to the present invention, while maintaining the characteristics of VTR precision settings and high carrier mobility,
Since high carrier injection efficiency can be achieved, electrically programmable non-volatile read-only memories (EP, OAJ, etc.) with good fx and characteristics can be realized.
第1図〜第4図は従来技術の説明図、第5図〜第1矛図
は本発明の実施例を示す図である。
1.11・・・シリコン基板、2,4,12.14゜1
9.22・・・シリコン酸化膜、3,5,13゜15−
・・ゲート導電体、6 、7. 16 、17・n”拡
散層、8・・・チャネルドープ層 18.23・・・収
束イオン源による高濃度層、20・・・シリコン窒化膜
、24・・・リンガラス、25・・・アルミニウム配線
、21・・・チャネルストッパ。
第 II2]
第 Z 図
71 K 4 *’t:=2’lJ X jL (to
”tqn−” )第 3 図
表面J胱物濠圧(lo″6c悄−′)
’ff141Z1
表面介胱物濠度(tO”鼾−リ
第 S 図
第 6 図
(シ)
第 6 図
(C)
(d)
(e)
第 7 図
(α〕
(b)
第 δ 図
第 9 図
第 10 図
7F肚物濃度(C飢−3)
事件の表示
昭和58 年特許願第 160360 ″1士発明の名
称
不揮発性メモリの製造方法
補正をする者
11f’lとの19119 特許出願人名 称 ’51
01(:l、威令H: +1 立 袈 作 所代 理
人
補止 の 対 象 明細書の発明の詳細な説明の欄、図
面の簡単な説明の欄および図面〇
補=キーの=内=古
補正の内容
確に示されているように、デバイス構造を、少なくとも
チャネルの一部に形成したイオン打込み層と、ドレーン
の一部が重なるようにしたことによシ、Jに訂正する。
(2)同上書第13頁第3行1−cm−3であった。」
と第4行「発明の効果」の間に、下記を挿入する〇実施
例 7
本実施例では、高濃度層のチャネル内での適切あったが
、該高濃度層は少なくともドレーンと重なっている事が
必要で、ソース側まで延伸していても良い。第11図(
a)はこの説明図で、不揮発性メモリにおける情報蓄積
用デバイスの平面図を示すものであり、ソース16、ド
レーン17およびチャネル26を有する構造において、
収束イオン線により形成した高濃度層23がチャネルの
ドレ−ン端に形成されている事を示している。第11図
(b)は、ソース16、ドレーン17、およびチャネル
26ff:有する構造において、収束イオン線によシ形
成された高濃度層23を有する構造を示している。本実
施例においては、該高濃度層23はトレー/端部と接し
、かつソース側まで伸延している事が示されている。
本実施例によって示された如く、収束イオン線によって
形成された高濃度層は、少なくともドレーンの一部に接
している事が必要である。すなわち、必ず[2もチャネ
ル26のドレーン端部の中心にある必要はなく、素子絶
縁用フィールド酸化膜22に一部がかかっていても良い
。また芙際に収束イオン線によりイオン打込みをする際
に、実施例2に示しだ如く、ゲートを形成した後にイオ
ン打込みをすると、ゲート端部に収束イオン線が照射さ
れる時に大きな二次電子電流を観測できるため、チャネ
ル26のドレーン側端部に収束イオン線によって高濃度
層23を形成する場合のモニタとして使用する事もでき
る。
(3)同上書第13頁第13行「第10図」を「第11
図」に訂正する。
(4)別紙第11図(alおよび第11図(b)を追加
する。FIGS. 1 to 4 are explanatory diagrams of the prior art, and FIGS. 5 to 1 are diagrams showing embodiments of the present invention. 1.11...Silicon substrate, 2,4,12.14°1
9.22...Silicon oxide film, 3, 5, 13°15-
...Gate conductor, 6, 7. 16, 17.n'' diffusion layer, 8... Channel doped layer 18.23... High concentration layer by focused ion source, 20... Silicon nitride film, 24... Phosphorus glass, 25... Aluminum Wiring, 21...Channel stopper. II2] Z Figure 71 K 4 *'t:=2'lJ X jL (to
``tqn-'') Fig. 3 Surface J bladder pressure (lo''6c-') 'ff141Z1 Surface bladder pressure (tO'' snoring S Fig. 6 (C) Fig. 6 (C) ) (d) (e) Fig. 7 (α) (b) Fig. δ Fig. 9 Fig. 10 Fig. 7 Name 19119 with the person who corrects the manufacturing method of non-volatile memory 11f'l Patent applicant name Name '51
01 (:l, Rei H: +1
Subject of person's correction The detailed description of the invention in the specification, the brief description of the drawings, and the contents of the drawing supplement = key = inside = old amendment. , the ion implantation layer formed in at least a part of the channel overlaps with a part of the drain, so it is corrected to J. (2) Ibid., page 13, line 3, 1-cm-3. ”
Insert the following between ``Effects of the Invention'' and the fourth line 〇Example 7 In this example, the high concentration layer was properly placed within the channel, and the high concentration layer at least overlapped with the drain. If necessary, it may be extended to the source side. Figure 11 (
In this explanatory diagram, a) shows a plan view of an information storage device in a nonvolatile memory, and in a structure having a source 16, a drain 17, and a channel 26,
It is shown that a highly concentrated layer 23 formed by a focused ion beam is formed at the drain end of the channel. FIG. 11(b) shows a structure including a source 16, a drain 17, and a channel 26ff, including a highly concentrated layer 23 formed by a focused ion beam. In this example, the high concentration layer 23 is shown to be in contact with the tray/end and extend to the source side. As shown in this example, the highly concentrated layer formed by the focused ion beam needs to be in contact with at least a portion of the drain. That is, [2 does not necessarily need to be located at the center of the drain end of the channel 26, and may partially cover the field oxide film 22 for device insulation. In addition, when ion implantation is performed with a focused ion beam at the edge of the gate, as shown in Example 2, if the ion implantation is performed after forming a gate, a large secondary electron current is generated when the gate end is irradiated with the focused ion beam. Since it can be observed, it can also be used as a monitor when forming a highly concentrated layer 23 at the end of the channel 26 on the drain side using a focused ion beam. (3) Ibid., page 13, line 13, “Figure 10” was replaced with “Figure 11.”
Corrected to ``Figure''. (4) Add attached sheet Figure 11 (al) and Figure 11 (b).
Claims (1)
・ゲート下部のチャネル領域の少なくとも一部に、収束
イオン線を用いてイオン打込みを行なうことによp高濃
度不純物拡散層を形成する事を特徴とする不揮発性メモ
リの製造方法。A feature is that a p-high concentration impurity diffusion layer is formed by ion implantation using a focused ion beam in at least a part of the channel region under the 70-ting gate of an electrically writable nonvolatile memory. A method for manufacturing non-volatile memory.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16036083A JPS6053083A (en) | 1983-09-02 | 1983-09-02 | Manufacture of nonvolatile memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16036083A JPS6053083A (en) | 1983-09-02 | 1983-09-02 | Manufacture of nonvolatile memory |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6053083A true JPS6053083A (en) | 1985-03-26 |
JPH0478025B2 JPH0478025B2 (en) | 1992-12-10 |
Family
ID=15713287
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16036083A Granted JPS6053083A (en) | 1983-09-02 | 1983-09-02 | Manufacture of nonvolatile memory |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6053083A (en) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5464785A (en) * | 1994-11-30 | 1995-11-07 | United Microelectronics Corporation | Method of making a flash EPROM device having a drain edge P+ implant |
EP0717448A1 (en) * | 1994-12-16 | 1996-06-19 | Sun Microsystems, Inc. | Asymmetric low power MOS devices |
WO2000036642A1 (en) * | 1998-12-18 | 2000-06-22 | Lattice Semiconductor Corporation | Method of forming a non-volatile memory device |
US6215700B1 (en) | 1999-01-07 | 2001-04-10 | Vantis Corporation | PMOS avalanche programmed floating gate memory cell structure |
US6232631B1 (en) | 1998-12-21 | 2001-05-15 | Vantis Corporation | Floating gate memory cell structure with programming mechanism outside the read path |
US6282123B1 (en) | 1998-12-21 | 2001-08-28 | Lattice Semiconductor Corporation | Method of fabricating, programming, and erasing a dual pocket two sided program/erase non-volatile memory cell |
US6294809B1 (en) | 1998-12-28 | 2001-09-25 | Vantis Corporation | Avalanche programmed floating gate memory cell structure with program element in polysilicon |
US6326663B1 (en) | 1999-03-26 | 2001-12-04 | Vantis Corporation | Avalanche injection EEPROM memory cell with P-type control gate |
US6424000B1 (en) | 1999-05-11 | 2002-07-23 | Vantis Corporation | Floating gate memory apparatus and method for selected programming thereof |
-
1983
- 1983-09-02 JP JP16036083A patent/JPS6053083A/en active Granted
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5464785A (en) * | 1994-11-30 | 1995-11-07 | United Microelectronics Corporation | Method of making a flash EPROM device having a drain edge P+ implant |
EP0717448A1 (en) * | 1994-12-16 | 1996-06-19 | Sun Microsystems, Inc. | Asymmetric low power MOS devices |
WO2000036642A1 (en) * | 1998-12-18 | 2000-06-22 | Lattice Semiconductor Corporation | Method of forming a non-volatile memory device |
US6214666B1 (en) | 1998-12-18 | 2001-04-10 | Vantis Corporation | Method of forming a non-volatile memory device |
US6232631B1 (en) | 1998-12-21 | 2001-05-15 | Vantis Corporation | Floating gate memory cell structure with programming mechanism outside the read path |
US6282123B1 (en) | 1998-12-21 | 2001-08-28 | Lattice Semiconductor Corporation | Method of fabricating, programming, and erasing a dual pocket two sided program/erase non-volatile memory cell |
US6294809B1 (en) | 1998-12-28 | 2001-09-25 | Vantis Corporation | Avalanche programmed floating gate memory cell structure with program element in polysilicon |
US6215700B1 (en) | 1999-01-07 | 2001-04-10 | Vantis Corporation | PMOS avalanche programmed floating gate memory cell structure |
US6326663B1 (en) | 1999-03-26 | 2001-12-04 | Vantis Corporation | Avalanche injection EEPROM memory cell with P-type control gate |
US6424000B1 (en) | 1999-05-11 | 2002-07-23 | Vantis Corporation | Floating gate memory apparatus and method for selected programming thereof |
Also Published As
Publication number | Publication date |
---|---|
JPH0478025B2 (en) | 1992-12-10 |
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