JPS6042502B2 - キヤツシユ制御方式 - Google Patents

Description

【発明の詳細な説明】 〔開示の概要〕 開示された比較的小容量のローカル記憶は、プロセッ
サに設けられたストア・イン・キャッシュの一部を利用
することによつて、実質的に拡張されうる。

ストア・イン・キャッシュは、所与のラインをローカル
記憶のデータに割当てるために、主記憶中のシステム領
域（これはプログラムではアドレス不能である）にある
ラインのアドレスを含む特別の信号を送る。この特別の
信号は、ストア・イン・キャッシュが要求されたライン
を保持していないときに行われるべき主記憶からの通常
のライン・フエツチ動作を抑止する。このようにして、
ストア・イン、キャッシュ中のライン空間がローカル記
憶のデータに割当てられた後、再び通常のキャッシュ動
作を行うことが可能となるので、このラインを主記憶中
のシステム領域へ吐出すとともに、そこからストア・イ
ン・キヤツシユヘ検索してローカル記憶のデータのため
に使用させることができる。〔発明の分野〕 本発明はキャッシュ制御方式の改良に係り、更に詳細
に説明すればストア・イン・キャッシュがプロセッサ中
のローカル記憶（ＬＳ）の拡張部として使用できるよう
にすることに係る。

〔先行技術〕

一般に、先行技術では、プロセッサの命令実行エレメン
トにローカル記憶を設け、このローカル記憶に命令の実
行中に得られる中間結果を一時的にストアするようにし
ている（このようなデータを以下］Ｓデータョと称する
）。

これに対し、命令の実行は命令実行エレメントの設計に
応じてハードウェア又はマイクロコードによつて制御さ
れる。またローカル記憶には、命令パラメータ及び命令
の実行結果の如きＬＳデータがストアされるが、これは
命令の実行中にエラー条件を検知したときその再試行を
行いうるようにするためである。一般に、このローカル
記憶はプログラムでアドレス不能なレジスタ・アレイと
して設計されたり、又はプログラムでアドレス可能な汎
用レジスタをその一部に含む小さなレジスタ・アレイと
して設計される。ローカル記憶を利用する命令実行エレ
メントのハードウェアはこれに接近して配置されている
ので、必要な？データを速かにアクセスすることができ
る。市販されている殆んどのプロセッサはその命令実行
エレメントにローカル記憶を設けられており、このよう
な例は特願昭５６−１２８２５鏝明細書に開示されてい
る。〔発明の要約〕 命令実行エレメントで利用することができるローカル記
憶の容量は、主記憶からプロセッサのストア●イン●キ
ャッシュにフエツチされるようなオペランドを除くと、
ハードウェア又はマイクロコードによつて殆んどの命令
を実行するに十分であると考えられていた。

しかし、プロセッサのアーキテクチャは益々複雑になつ
てきて、幾つかの命令及び／又はマイクロコード・ルー
チンが比較的大量のデータを生成しうるため、命令実行
エレメントに比較的大容量のローカル記憶を必要とする
ことがある。

従つて、本発明の目的は、命令実行エレメントに比較的
大容量のローカル記憶を設けないで済むように、プロセ
ッサのストア●イン●キャッシュの一部を比較的小容量
のローカル記憶に対するバッキング記憶として利用する
ことにより、該ローカル記憶を実質的に拡張することに
ある。

つまり、使用頻度の高い命令及びマイクロコード機能に
ついてはそのＬＳデータを命令実行エレメント中の比較
的小容量のローカル記憶に保持させ、そして大容量のロ
ーカル記憶を必要とする任意の命令又はマイクロコード
機能についてはそのＬＳデータをストア●イン●キャッ
シュの一部を含むようにローカル記憶を拡張することに
よつて保持させるのである。本発明は、通常のストア・
スルー・キャッシュを使用するプロセッサには適用でき
ない場合があることに注意されたい。というのは、現に
参照されたライン（ブロックと同義）がこのようなスト
ア●スルー●キャッシュに存在しない限り、該キャッシ
ュを対象とするストア動作は行われないからである。し
かし、ＬＳデータについてストア・イン動作を行うよう
にストア・スルー・キャッシュを変形すれば、このよう
なキャッシュでも本発明を適用することができる。本発
明の他の目的は、たとえばプロセッサのアーキテクチャ
が変更される場合のように、将来の殆んどすべてのマイ
クロコードイｕ幾能を処理するに十分な実効容量をロー
カル記憶に与えることにより、マイクロコード化プロセ
ッサの発展を見越した一層大きな融通性を保証すること
にある。本発明の他の目的は、余分の迅データを主記憶
へ直接的にストアするという低速の技法を回避すること
にある。本発明の他の目的は、プログラムでアドレス不
能な主記憶中のシステム領域を、ストア・イン・キャッ
シュの一時的なローカル記憶部分に対するバッキング記
憶として使用することにある。

本発明の他の目的は、オーバーフローしたＬＳデータに
ついてストア●イン●キャッシュを利用する際に、該キ
ャッシュが主記憶からデータ・ラインをフエツチしない
ようにすることにある。前記目的を達成するために、ス
トア・イン・キャッシュに関連して特別の制御が設けら
れる。この制御の下で、ストア●イン●キャッシュは所
与のラインをＬＳデータへ割当てるために主記憶のシス
テム領域（これはプログラムではアドレス不能である）
にあるラインのアドレスを送り、そしてこの場合、命令
実行エレメントはキャッシュ●ミスに応じて行われるべ
き主記憶からの通常のライン・フエツチ動作を抑止する
ように動作することができる。このようにして、ストア
・イン◆キャッシュ中のライン空間がＬＳデータへ割当
てられた後、この？データ・ラインについて通常のキャ
ッシュ動作を行うことが可能となるので、このラインを
主記憶中のシステム領域へ吐出すことができるのである
。以下図面を参照して本発明の実施態様を説明する。

なお以下の記述では、出現頻度の多い用語についてはで
きるだけ略語を使用することとする。これらの略語のう
ち主要な略語の内容は本明細書の末尾に示されているの
で、必要に応じて参照されたい。〔実施態様の説明〕 第１図の多重処理システムは４つの中央プロセッサ（以
下ＣＰと略す）から成り、各ＣＰは命令実行エレメント
（以下１Ｅと略す）及びバッファ制御エレメント（以下
ＢＣＥと略す）を含む。

■疋は以下単にキャッシュとも呼ばれるストア・イン・
キャッシュ及びその関連するキャッシュ・ディレクトリ
を含み、さらに当該ＣＰによつて排他的に使用されるキ
ャッシュ制御を含む（特願昭５６−１３９８７３号明細
書参照）。ＩＥはフエツチ及びストア・コマンドをＢＣ
Ｅへ発信するハードウェアを含む。正からそのＢＣＥへ
発信可能な１つのストア●コマンドは、１スクラッチ空
間へストア（ＳｔＯｒｅｉｎｔＯＳｃｒａｔｃｈＳｐａ
ｃｅ）Ｊコマンドと呼ばれ、以下てはＲｓＴｓｓＪコマ
ンドと略称される。第２Ａ図に示されているこのＳＴＳ
Ｓコマンドを使用すると、正は、主記憶（以下ＭＳと略
す）からそのＢＣＥへ或るラインを前以て転送しておく
ことなしに、このラインヘデータをストアすることがで
きる。一方、このＳＴＳＳコマンドを伴わない正ストア
要求は、キャッシュで実際のストアが行われる前に、該
当するラインを前以つてキヤツーシユへ転送しておかな
ければならない。２つのシステム●コントローラ（以下
ＳＣと略す）の各々はそれぞれ２つのＣＰ及び共有され
たＭＳへ接続されているので、各ＣＰはＭＳ中の任意の
共有領域をアクセスすることができる。

また各．５Ｃはチャネル（ＣＨ）を共有されたＭＳへ接
続する。各ＳＣは、特願昭？−１３４３１１号明細書及
び特願昭５５−７８４４３号明細書に開示された主題を
含むことができる。共有されたＭＳは複数の基本記憶モ
ジュール・コントローラ（ＢＳＣ）を含み、その各々は
２つの基本記憶モジュール（ＢＳＭ）へそれぞれ接続さ
れる。

また各ＢＳＣは各ＳＣへそれぞれ接続される。さらに、
各ＢＳＣへサービス●プロセッサ（ＳＶＰ）が接続され
ており、これは各ＳＣ及び各■■にもそれぞれ接続され
ている。無効化／相互照会（Ｉｎｖａｌｉｄａｔｅ／Ｃ
ｒＯｓｓｌｎｔｅｒｒ′０ｇａｔｉ０ｎ）バス、即ちＩ
Ｎ■／ＸＩバスは、一方のＳＣと他方のＳＣを相互に接
続する。

このバスはＳＣ相互間ですべてのＸＩ要求並びにすべて
の吐出（ＣａｓｔＯｕｔ：ＣＯ）及びＩＮＶ要求を通信
するが、これは諸ディレクトリにおける必要な吐出及び
無効化動作を調整するためである。洛ＳＣは１対のコピ
ー・ディレクトリをそれぞれ含む。

各コピー・ディレクトリはそれに対応するキャッシュ●
ディレクトリのイメージをそれぞれ保持する。キャッシ
ュ・ディレクトリはそれぞれのＳＣへ接続された■疋に
設けられる。第３図には、各ＣＰとＭＳとの間に見出さ
れる記憶階層１ないし■が概念的に示されている。

図示の如く、各ＣＰは記憶階層の最上位レベル、即ちＫ
疋中のキャッシュと通信する。各ＢＣＥはその対応する
コピー・ディレクトリ（ＣＤ）とそれぞれ通信する。こ
の記憶階層の最下位レベルは共有されたＭＳであり、各
ＣＰはこのＭＳとそれぞれ通信する。各ＣＰと共有され
たＭＳとの間のデータ転送は、１ライン単位で行われる
。ＭＳに置かれたデータ又は命令のラインについてＢＣ
ＥからＭＳへ要求が発信されるのは、ＣＰからの要求が
その■下中のキャッシュで充足されないか又はこのキャ
ッシュが要求されたデータの最新版を保持していない場
合である。コピー・ディレクトリはすべてのＸＩ要求を
処理するので、ＫＴ中のキャッシュ・ディレクトリはこ
のＸＩ要求を処理する必要がなく、従つてその関連する
ＣＰに一層良好なサービスを与えることができる。

ＣＯ／ＩＮＶバスは、共有されたＭＳをアクセスすると
き複数のＣＰ間の衝突が回避されうるように、他のＣＰ
からのＣＯ及び囚■要求を通信する。第４図はＣＰＯ中
のＩＥＯを示し、特にＳＴＳＳコマンドを発信するため
に使用される［ＥＯの構成を例示する。

他のＣＰ中の正もこれと同様の構成を有する。ここに記
述された各正は、マイクロプログラムを保持する制御記
憶を備えたマイクロプログラム式プロセッサ中のＩＥと
基本的に同様の構成を有する。第４図の制御記憶（ＣＳ
）１３には、ＳＴＳＳマイクロ命令と呼ばれる独特のマ
イクロ命令が保持され、該マイクロ命令は共有されたＭ
Ｓ中のシステム領域をアドレスすることによつてスクラ
ッチ空間の獲得を開始するために使用される。ＳＴＳＳ
マイクロ命令はマイクロ命令選択兼解読器１４を介して
発信される。このことが行われるのは、当該１Ｅによつ
て実行されているプログラム命令について（当該１Ｅに
対する）システム領域へＬＳデータをストアすることが
最初に要求される場合である。Ｓ′ＩＳＳマイクロ命令
の発信様式は、第４図のマイクロ命令ルーチンに例示さ
れている。Ｓ′ＴＳＳマイクロ命令を使用しうるプログ
ラム命令は、たとえばＩＢＭシステム／３７０の１入出
力開始（ＳＩＯ）Ｊ命令が１長移動（ＭＶＣＬ）Ｊ命令
等のように複雑な命令であつて、汎用レジスタ選択器１
９を備えたローカル記憶（？）１２の領域をかなり必要
とするような命令である。

これらの複雑なプログラム命令については、その実行中
の一時的結果をストアするために、キャッシュ中のスク
ラッチ空間を獲得して該空間てＩＥ中のローカル記憶１
２を実質的に拡張することが必要である。しかし、これ
らのプログラム命令の実行が完了した後は、このような
操作は不要になる。プログラム命令の実行は１命令エン
ドＩ几マイクロ命令と呼はれる第１マイクロ命令１３Ａ
を解読することによつて開始され、該マイクロ命令は当
該プログラム命令によつて遂行さるべき機能の実行を開
始させる。

このプログラム命令の実行中にスクラッチ空間が必要に
なると、Ｓ胚Ｓコマンドを呼出すためにマイクロ命令１
３Ｂが実行される。この結果、第５図のキャッシュ６３
に関連する通常のＬＲＵ回路によつて、キャッシュ・デ
ィレクトリ６２中で所与のライン・エントリが割当てら
れる。ＳＴＳＳコマンドによつてアドレスされたライン
がキャッシュ６３に現に存在しない場合、このＳＴＳＳ
コマンドはライン●フエツチを伴うことなしに？データ
をキャッシュ６３にストアすることができる。ＳＴＳＳ
コマンドによつてキャッシュ●ディレクトリ６２内でス
クラッチ空間のラインが獲得された後、キャッシュ６３
中のスクラッチ空間にある該当ラインに対し、通常のＩ
Ｅストア・コマンド１３Ｃ及びフエツチ・コマンド１３
Ｄ（特願昭５６一１３９８７３号明細書参照）を使用し
て後続のストア及び／又はフエツチ動作が行われうる。

かくて、キャッシュ●ディレクトリ６２におけるスクラ
ッチ空間の獲得だけが、ＳＴＳＳコマンドによる特別の
ケースとして処理されるのである。通常のストア●コマ
ンド１３Ｃ及びフエツチ●コマンド１３Ｄは、キャッシ
ュ６３におけるそれらのミスに応じてＭＳからのライン
・フエツチを通常の様式で行わしめる。かくて、もしキ
ャッシュ６３中にあるＬＳデータのラインが吐出される
ならば、これはキャッシュ６３から吐出される他のライ
ンと同じ様式で処理され、そしてキャッシュ・ディレク
トリ６２によつて指定されたＭＳ中のライン●アドレス
にストアされる。従つて、キャッシュ６３からの？デー
タの吐出しはキャッシュ６３からＭＳへの迅データのオ
ーバフローを生ぜしめる。つまり、キャッシュ６３のス
ペースが？データを保持するのに適当でなければ、キャ
ッシュ６３からオーバフローされた？データを保持する
ためにＭＳを利用することができるのである。ＭＳ中の
システム領域からこの出データをフエツチするには、そ
の必要なライン・アドレスを有し且つキャッシュ・ミス
を生ずるような通常のフエツチ・コマンド（特願昭５６
−１３９８７３号明細書参照）を使用することかてきる
。キャッシュ６３中の該当ラインは不要情報を保持する
ことがあり、従つてＩＥＯはこのラインからフエツチを
行う前に、このラインへ１ダブルワードをストアしなけ
ればならない。

最終的に、当該プログラム命令は０動作終了ョｌマイク
ロ命令１３Ｅで以て完了する。

第４図には、このようにして割当てられるスクラッチ空
間のアドレスを発生するための回路が図示されている。

ＣＰＯのシステム領域（以下ＳＡと略す）に対する基底
アドレスは、そのＳＡ基底アドレス・レジスタ３５に保
持される。ＳＡはＭＳの一部であつて、ハードウェア（
たとえばマイクロコード）によつてアクセス可能である
が、プログラム命令によつてはアクセス不能てある。各
ＣＰはＳＡの１セクションを通信用として留保しておノ
リ、そのＳＡ基底アドレス・レジスタ３５の内容はこの
ような留保領域の開始点を指定する。マイクロ命令ルー
チンはＳＡ中のダブルワード位置に対するオフセットを
予定しており、そしてこれらのダブルワード・アドレス
は第２Ａ図のＳＴＳＳコマンドを与えるようなルーチン
により発信されるＳ′ＶＳＳマイクロ命令によつて使用
される。ゲート３１を介してＳＡオフセット・レジスタ
３２に置かれたこのオフセットはＳＡ基底アドレス・レ
ジスタ３５中のＳＡ基底アドレスと加算器３３で加算さ
れ、その結果はオペランド・アドレス・レジスタ１６に
置かれる。ＰＳＷキー・レジスタ１１は、ＳＴＳＳコマ
ンドがＭＳ中の所与のラインをアクセスするとき、記憶
保護違反が存在しないことを決定できるようにＰＳＷ（
プログラム・ステータス・ワード）からの保護キー、即
ちＰＳＷキーを保持するためのものである。ＩＥＯによ
つて発信されたＳ′ＩＳＳｌストア又はフエツチ・コマ
ンドが完了又は終了すると、Ｋ疋０から線８３を介して
１成功活動完了（ＳＬｌＣＣｅＳＳｆＵｌＡｃｔｉＯｎ
ＣＯｍｐｌｅｔｅｄ）Ｊ信号が受取られる。

以下でＲｓＡｃＪ信号と略称するこの信号は、第５図の
ＡＮＤ回路７８によつてセットされるＳＡＣトリガ８１
から供給され、これに応じてＩＥＯは次のコマンドを発
信する。また、オペランド・アドレス●レジスタ１６へ
の入力ゲートを制御するために、線８３上のＳＡＣ信号
によつてコマンド・トリガ４７がセットされる。ＳＴＳ
Ｓコマンドが発信されるたびに、マイクロ命令選択兼解
読器１４はそのコマンド要求線２５を付勢し、これによ
りＢＣＥＯの実行のために他のコマンドが利用可能であ
ることをＢＣＥＯに通知する。第５図は本発明に関係す
るＢＣＥＯの構成を示し、他のＫ疋もこれと同様の構成
を有する。ＢＣＥＯはＣＰＯに対するストア・イン型の
キャッシュ６３を備えている。ＣＰＯのすべての記憶要
求は記憶アクセス●コマンドの形でＢＣＥＯへ供給され
、ＢＣＥＯはこれに応じて要求されたデータが現にキャ
ッシュ６３に記憶されているか否かを決定する。ＩＥＯ
はすべてのプロセッサ●コマンドを発信することができ
る。

発信される殆んどのコマンドは記憶アクセス・コマンド
であるが、これらのコマンドとは異なつた様式で動作す
るＳ′ＹＳＳコマンドの如き特別の記憶アクセス・コマ
ンドも与えられている。ＳＴＳＳコマンドは、解読可能
な最大２５６種類のコマンドのうちの１つである。

このコマンドが解読されると、第５図に図示された解読
器５７からの特定の出力はＳＴＳＳトリガ５８をセット
する。所与のコマンドを発信する場合、第４図のＩＥＯ
はこのコマンドカＧＴＳＳコマンドの如き特別の記憶ア
クセス・コマンドであれば線２５を付勢し、通常の記憶
アクセス・コマンドであれば線２７を付勢する。線２５
及び２７は■疋優先回路２８への要求人力として供給さ
れ、該回路はこれに応じてどちらの要求が現マシン・サ
イクルの間にＢＣＥＯによつて受諾されるかということ
を決定ノする。ＢＣＥＯの内部に関係する他の要求人力
も与えられるが、これら本発明の要旨に関係ないので図
示されていない。また任意のＩＥ記憶要求がキャッシュ
・ミスを生ずる場合、Ｋ疋優先回路２８の出力は線２９
及びゲート６０を介してコマンド要求トリガ５６をセッ
トし、かくてその出力線６９Ａを介して第６Ａ図のプロ
セッサ入力レジスタ（以下ＰＩＲと略す）優先回路１２
９へ要求人力を与えることにより、次のマシン●サイク
ル中にＢＣＥＯのコマン”ド／データ・レジスタ５５か
ら１つのコマンドが利用可能てあることを指示する。

ＣＰ２のＢＣＥ２で形成されている同様のコマンドは、
ＣＰ２が発信源であることを識別するためのビット、即
ち１ＣＰＩＤＪを該コマンドにセットする。従つて、Ｓ
ＣＯはコマンド中のＣＰＩＤフィールドを使用して該コ
マンドを発信したＣＰＯ又はＣＰ２を識別することがで
きる。ＢＣＥＯがそのＩＥＯからＳＴＳＳコマンドを受
取る場合、この要求されたラインがキャッシュ６３で排
他的に記憶されているか否かを決定するために、関連す
るキャッシュ●ディレクトリ６２がアクセスされる。

もしそうであれば（キャッシュにおけるコマンド・ビッ
ト）、ＳＴＳＳコマンドに伴うＬＳデータがキャッシュ
６３へ通常の様式でストアされる。さもなければ（キャ
ッシュにおけるコマンド・ミス）、コマンド要求トリガ
５６を活動化するために、ゲート６０によつて要求が発
生される。ゲート６１はキャッシュ６３に関連する通常
のＬＲＵ／吐出／無効化制御６４を活動化するためのも
のであるが、このような活動化が生ずるのは、（１）Ｓ
′ＩＳＳコマンドによつて要求されたラインがキャッシ
ュ６３に存在しない場合、及び（２）ＳＴＳＳによつて
要求されたラインが吐出されねばならないようなライン
によつて占有された空間へ割当てられる場合である。Ｓ
ＴＳＳコマンドの各々はＳＴＳＳトリガ５８によつて検
出されるときこれらの条件の下で処理され、かくてＳＴ
ＳＳコマンド中のＳＡアドレスが動的アドレス変換機構
５２Ａによるアドレス変換なしに変換索引緩衝機構５２
Ｂへ記入される。というのは、ＳＡアドレスはＭＳ中の
絶対アドレスとして供給されるからである。ＳＴＳＳコ
マンドがキャッシュ●ミスに遭遇する場合、第２Ｂ図に
示すような形式を有する１データ転送の抑止を伴う排他
的フエツチ（ＦｅｔｃｈＥｘｃｌｕｓｉｖｅｗｉｔｈＳ
ｕｐｐｒｅｓｓｅｄＤａｔａＴｒａｒｌＳｆｅｒ）Ｊコ
マンドが第５図のコマンド／データ・レジスタ５５にあ
つて、第６図のＳＣ制御に対し所与のＳ′ＶＳＳコマン
ドがキャッシュでミスしたことを指示する。以下でＲＦ
ＥＳＤＴョコマンドと略称されるこのコマンドの５つの
部分はこれらを受取る５つのゲートを介してコマンド／
データ・レジスタ５５へゲートされる。かくて、その第
１部分にあるＰＳＷキーは、線２１を介して第４図のＰ
ＳＷキー・レジスタ１１からゲートされる。第２部分に
あるラインの絶対アドレスはアドレス・レジスタ５３か
ら出力され、該レジスタは受取られた正コマンド中の同
じＳＡアドレスを動的アドレス変換機構５２Ａ及ひ変換
索引緩衝機構５２Ｂを有するアドレス変換回路５２から
受取る。アドレス変換回路５２は、第４図のオペランド
・アドレス・レジスタ１６から線２２を介して■下アド
レス・レジスタ５１に供給される処の論理アドレスを受
取る。このようにして形成されたＦＥＳＤＴコマンドは
、コマンド／データ・レジスタ５５から線６９を介して
ＳＣＯに設けられた第６Ａ図のＰＩＲ８７へゲートされ
る。ＢＣＥＯからＳＣＯに与えられるコマンドは、第６
Ａ図のＰＩＲ優先回路１２９によつて許可されるとき、
線６９及びゲート７０を介してＰＩＲ８７へ供給される
。

ＰＩＲ優先回路１２９は、ＢＣＥＯ及びＢＣＥ２がコマ
ンドを同時に供給しているとき、どちらのコマンドがＰ
ＩＲ８７によつて受諾されるかということを決定するた
めのものである。このＰＩＲ優先回路１２９としては、
米国特許第４１５２７６４号明細書に記述されている如
き回路を使用することができる。もしかかる競合が存在
しなければ、コマンドは直ちにＰＩＲ８７へ受取られる
。次いで、このコマンドは相互照会レジスタ（以下ＸＩ
Ｒと略す）９１へ供給され、そこから多重処理システム
中のすべてのコピー・ディレクトリを探索するために使
用される。即ち、ＳＣＯ（ローカルＳＣ）に設けられた
ローカルのコピー●ディレクトリを探索するためにこの
コマンドはＸＩＲ９ｌからゲート１３２を介してディレ
クトリ・レジスタ１３１へ転送され、そしてＳＣｌ（遠
隔ＳＣ）に設けられた遠隔のコピー・ディレクトリを探
索するために線１４４を介してＸＩバスへ転送される。
遠μＳＣであるＳＣｌはこれをＸＩバスから受取り、そ
のＸＩＲ優先回路１３０から優先順位を与えられるとき
、そのディレクトリ・レジスタ１３１に置く。またＰＩ
Ｒ８７はゲート７１に加わるＢＣＥ２からの入力を有す
るが、これはＰＩＲ優先回路１２９の制御下でＣＰ２か
らのコマンドを受取るためである。

ＰＩＲ８７へ受取られたコマンドのデータ転送抑止ビッ
ト（たとえば、ＦＥＳＤＴコマンドの０Ｐコード中の１
ビット）がオンになつていると、ゲート８９が禁止され
てＭＳからの通常のライン・フエツチ動作が抑止される
。

通常、このゲート８９はＰＩＲ８７からのコマンドを記
憶入力レジスタ９０に供給し、該レジスタからアドレス
及び制御ビットをＭＳへの要求としてＭＳバス１４１を
介して送らせるのである。所与のコマンドがローカル又
は遠隔のＸＩＲ９ｌを通過しうる前に、各ＳＣ中のＸＩ
Ｒ優先回路１３０からの優先順位が与えられねばならな
い。

ＸＩＲ優先回路１３０は、各ＳＣに設けられたすべての
コピー・ディレクトリにおける探索の競合について、優
先順位を決定する。第６Ｂ図にはローカルＳＣであるＳ
ＣＯ中のコピー・ディレクトリ１１６及び１１７が図示
されており、遠隔ＳＣであるＳＣｌもこれと同様のコピ
ー・ディレクトリをそれぞれ有する。再び第６Ａ図を参
照するに、ＸＩＲ優先回路１３０に加わる要求人力には
、ローカル・ビジイ・トリガ１３４からの出力、ＰＩＲ
８７に置かれたコマンドのオペレーション・コードに応
答してディレクトリ探索に関する衝突の解決が必要であ
ることを決定する如きオペレーション解読器８８からの
ローカルのＸＩ要求信号、遠隔ＳＣビジイ信号、ＩＮＶ
／ＸＩバスからの遠隔ＸＩＲコマンド信号がある。また
各ＳＣ中のＸＩＲ優先回路１３０は、その探索動作を他
のＳＣ中のＸＦＲ優先回路１３０と同期させるために、
ＸＩ探索同期バス１３０Ａを介して信号をやりとりする
。ＸＩＲ優先回路１３０の出力は、ＸＩＲ９ｌから与え
られるローカル・コマンド又は遠隔凶１Ｒから与えられ
る遠隔コマンドのどちらがゲート１３２又は１３３を介
してディレクトリ・レジスタ１３１へ入力されうるか、
ということを決定する。ＸＩＲ優先回路１３０の優先順
位及びＸＩ探索同期バス１３０Ａ上の信号は、同じ要求
がすべてのローカル及び遠μＳＣ中のコピー●ディレク
トリで同時に探索されるように、定められている。この
ような同期は、ＸＩＲ優先回路１３０における優先順位
の選択によつて容易にされている。というのは、ＸＩＲ
優先回路１３０に加わるローカル及び遠隔ＳＣビジイ線
は、該当するＳＣが現マシン・サイクル中にビジイであ
れば、それぞれのコマンドに対する探索を禁止するから
である。前述の内容は以下の表に要約されている。もし
任意のコマンドが選択されたならば、ＸＩＲ優先回路１
３０の出力はゲート１３２又は１３３を活動化し、かく
てすべてのコピー●ディレクトリを探索するためのロー
カル又は遠隔コマンド・アドレスを選択する。

またＸＩＲ優先回路１３０の出力は０Ｒ回路１３０Ｂに
よつて受取られ、該回路はその出力でローカル・ビジイ
・トリガ１３４をセットすることにより、多重処理シス
テム中のすべてのコピー・ディレクトリがビジイである
ことを指示させる。０Ｒ回路１３０Ｂの出力によつて活
動化されるタイム●アウト回路１２９Ａは、すべてのコ
ピー・ディレクトリを探索するに要する期間経過後に、
ローカ火・ビジイ・トリガ１３４にリセット信号を与え
ることにより、該トリガを非ビジイ状態に置く。

ローカル・ビジイ・トリガ１３４から線１３４Ａに生ぜ
られる非ビジイ信号は、第６Ｂ図のバス１３１Ａの内容
をディレクトリ衝突トリガ１２４及び１３４へ転送する
。記憶アクセス●コマンドの実行は、ＦＥＳＤＴコマン
ドによる記憶保護違反（ＳＰＶ）が存在しないことを保
証するために、ＰＳＷキーの検査動作を含む。こうする
ため、線１４４上のコマンドはローカルＳＣの記憶保護
制御９２へ供給され、かくてアクセス中の記憶ブロック
に対するローカルＳＣの記憶キーが選択されて現コマン
ド中のＰＳＷキーど比較される。同様に、線１４３上の
コマンドは記憶保護制御９２へ供給され、そこで遠隔要
求の記憶保護違反を検査される。記憶保護制御９２は前
掲の特願昭５５−７８４４３号明細書の記述に従つて構
成することが可能であり、記憶保護違反（ＳＰＶ）が存
在することを決定した場合にはＳＰＶトリガ９６をセッ
トするので、該トリガは線７５を介して第５図のＢＣＥ
ＯへＳＰＶ信号を供給する。このＳＰＶ信号に応じて活
動化されるレリース制御９３は、レリース・トリガ９４
及びステータス・レジスタ９５をセットすることによつ
て、当該記憶保護違反を生せしめたコマンドの実行を終
了させる。ＦＥＳＤＴコマンドがＸＩＲ優先回路１３０
によつて受諾される場合、該コマンドはディレクトリ・
レジスタ１３１へ転送され、かくて該レジスタは線１３
１ＡにＦＥＳＤＴアドレスを出力する。

線１３１Ａ上のＦＥＳＤＴアドレスは第６Ｂ図のディレ
クトリ・アドレス・レジスタ／解読器１１４によつて受
取られ、これに応じてコピー●デイレクトｌ川１６及び
１１７が同時に探索される。ディレクトリ・アドレス・
レジスタ／解読器１１４はコピー・ディレクトリ１１６
及び１−１７中のクラス◆アドレスを解読し、セット●
アドレスを該コピー・ディレクトリの出力側にある比較
器１１８及び１１９へ転送する。こうすることにより、
要求されたアドレスがセット・アソシアティブ式のコピ
ー・ディレクトリ１１６又は１１７に存在するか否かと
いうことを、通常の様式で決定することができる。もし
線１３１Ａ上のＦＥＳＤＴアドレスがコピー・ディレク
トリ１１６及び１１７のいずれかに見出されたならば、
対応する比較器１１８又は１１９は、ＣＰＯに対応する
無効化要求トリガ１２３又はＣＰ２に対応する無効化要
求トリガ１３５をセットする。第６Ａ図を参照するに、
ディレクトリ・レジスタ１３１からのＦＥＳＤＴコマン
ドによつて生ぜられたコピー・ディレクトリの探索要求
は比較開始トリガ１３９をセットし、かくて線１３９Ａ
及び０Ｒ回路１４０を介してレリース制御９３を活動化
することにより、レリース・トリガ９４及び線６８を介
してＢＣＥＯヘレリース信号を送るようにする。

第６Ｂ図の無効化要求トリガ１２３がセットされた場合
、ＣＰＯに対応する無効化レジスタ１２０でＩＮＶ（無
効化）コマンドが形成される。

同様に、無効化要求トリガ１３５がセットされた場合は
、ＣＰ２に対応する無効化レジスタ１２１がＩＮＶコマ
ンドを形成する。第２Ｃ図に図示された形式を有するこ
のＩＮＶコマンドは、ＳＣＯからキャッシュ・ディレク
トリ６２に衝突を有するようなそれぞれＫ下へ転送され
る（各ＳＣからＢＣＥへ与えられるこのＩＮＶコマンド
中の吐出ビット、即ちＣＯビットは本発明の容旨に関係
ないので、詳細に説明しない。）。従つて、無効化レジ
スタ１２０の内容は、ディレクトリ・アドレス・レジス
タ／解読器１１４の出力から得られるディレクトリのク
ラス・アドレス、比較器１１８の出力から得られるセッ
ト・アドレス及び各ＣＰの吐出制御（ＣＯＣＴＬ）から
得られるＣＯビットを含む。無効化レジスタ１２０はＩ
ＮＶビットを含まないが、このビットは無効化要求トリ
ガ１２３の出力から線７１を介して供給される。無効化
レジスタ１２１は、ＩＮＶコマンドをＣＰ２からの情報
に基いて形成する点を除けば、無効化レジスタ１２０と
同様の様式でこのコマンドを形成する。

ＩＮ■コマンドは、ＳＣＯから線７１及び７２を介して
第５図に示したＢＣＥＯ（又はＢＣＥ２）の吐出／無効
化要求トリガ６６及び吐出／無効化レジスタ６５へ送ら
れる。

吐出／無効化要求トリガ６５がセットされる場合、これ
は線１７２及び１７５を介して吐出／無効化制御６４に
加わる吐出／無効化レジスタ６５の出力を活勢し、かく
て該レジスタによつて指示されたクラス及びセットを有
するアドレスをＢＣＥＯ中のキャッシュ・ディレクトリ
６２で探索するように指定する。線２９を介して優先順
位が通知される場合、吐出／無効化制御６４は直ちにキ
ャッシュ・ディレクトリ６２の探索を開始させる。この
探索により要求されたエントリがキャッシュ●ディレク
トリ６２に見出された場合、吐出／無効化要求トリガ６
６からの信号は該エントリ中の有効ビットを無効状態へ
セットすることにより、キャッシュ６３中の対応するラ
インを無効化する。本発明の実施態様で使用される吐出
及び無効化動作は先行技術のそれと同じであるので、そ
の詳細は省略する。

第６Ａ図のレリース制御９３は０Ｒ回路１４０からの信
号によつて活動化され、該回路は線１３９Ａを介して比
較開始トリガ１３９の出力を受取る。第７Ａ図ないし第
７Ｅ図は、第４図、第５図、第６Ａ図及び第６Ｂ図に図
示されたハードウェアで生ずる諸動作のシーケンスを示
す。

第７Ａ図ないし第７Ｅ図において、ＳＣ（１）はＳＴＳ
Ｓコマンドを発信しているＣＰに関連するＳＣを表わし
、正（１）はＳＴＳＳコマンドを発信しているＣＰ中の
正を表わし、ＢＣＥ（１）はＳＴＳＳコマンドを発信し
ているＣＰ中のＢＣＥを表わし、ＢＣＥ（Ｒ）はそのキ
ャッシュ・ディレクトリに衝突を見出すような遠隔のＢ
ＣＥであつて、その衝突についてＦＥＳＤＴ・コマンド
を発信しなかつたＢＣＥを表わす。また、これらの図面
において、丸印中の数字は諸動作の時間的順序を表わし
、水平線の上にある語句は各動作を表わし、水平線の下
にある語句は各動作の転換又は位置を表わす。第７Ｂ図
は、ＳＴＳＳコマンドの最初の発信の時点からＳＣ中の
すべてのコピー・ディレクトリに衝突が存在しないこと
が見出される時点までの、基本的な動作シーケンスを表
わす。

第７Ｃ図は、多重処理システムにおけるキャッシュ衝突
が指示された場合の、ＩＥ（１）、ＢＣＥ（■）及びＳ
Ｃ（１）の動作シーケンスを表わす。第７Ａ図は、第７
Ｂ図の第５ステップで行われるすべてのコピー●ディレ
クトリの同時的な探索によりキャッシュ衝突が存在しな
いことが決定された場合の、最終的な動作シーケンスを
表わす。

この場合において、受諾トリガ１０４がセットされ、か
くてＢＣＥ（１）はＳＴＳＳコマンドによつて指定され
たアドレスに対応するキャッシュ６３中のラインヘスト
アを行うとともに、ＩＥ（１）に至るＳＡＣ線を付勢す
る。殆んどのＳＴＳＳコマンド要求はキャッシュ衝突を
見出すことはないが、この場合には第７Ａ図及び第７Ｂ
図の動作シーケンスだけが生ずる。

一方、所与の衝突が任意のコピー・ディレクトリで見出
された場合には、第７Ｃ図の動作シーケンスが生じ、ま
た任意の遠隔ＳＣがビジイであれば第７Ｄ図のシーケン
スが生じ、かくてＳＣ（１）で再送コマンドが再発信さ
れることになる。第７Ｅ図は、本発明を採用しない場合
に生ずる，ようなタイミングを表わす。

ＭＳアクセスは第３サイクルで要求され、そしてこのと
き衝突が存在しないものと仮定すると、引続いてＭＳア
クセスが行われ、要求されたダブルワード（ＤＷ）がＳ
Ｃ（１）からＢＣＥ（１）へ転送される。ＩＥＯ）に．
よつて観察される結果的な時間は、本発明に従つた第７
Ａ図のシーケンス（衝突が存在しない場合）のそれより
も著しく長いことに注意されたい。第７Ａ図ないし第７
Ｅ図の他の側面は、本発明町の実施態様に係る前述の説
明から明らかであろう。

なお、前述の説明で使用した主要な略語の内容を、アル
ファベット順に以下に示しておく。

ＢＣＥ：バツフア制御エレメントＣＤ：コピー●ディレ
クトリ ＣＯ：吐出 ＣＰ：中央プロセッサ ＦＥＳＤＴ：データ転送の抑止を伴う排他的フエ
ツチＩＥ：命令実行エレメント ＦＳＩＶ：無効化 ひ辷ローカル記憶 ＭＳ：主記憶 ＰＩＲ：プロセツサ入力レジスタ ＰＳＷ：プログラム●ステータス●ワードＳＡ：システ
ム領域 ＳＡＣ：成功活動完了 ＳＣ：システム●コントローラ ＳＰＶ：記憶保護違反 ＳＴＳＳ：スクラツチ空間へストア ＸＩ：相互照会

【図面の簡単な説明】

第１図は本発明を包含する多重処理システムのブロック
図、第２Ａ図ないし第２Ｄ図は本発明の実施態様で使用
される種々のコマンドの形式を示す図、第３図はそれぞ
れ専用のキャッシュを有する複数の中央プロセッサ及び
共有された主記憶を備えた多重処理システムにおける重
複的な記憶階層構成を概念的に示す図、第４図は第１図
に図示された複数の中央プロセッサのうち１つの中央プ
ロセッサに備えられた命令実行エレメントの概略構成を
示す図、第５図は各中央プロセッサに備えられたバッフ
ァ制御エレメントの構成を示す図、第６Ａ図及び第６Ｂ
図は第１図に図示された各システム・コントローラの概
略構成を示す図、第７Ａ図ないし第７Ｄ図は本発明の実
施態様における種々の動作シーケンスを示すタイミング
図、第７Ｅ図は本発明を利用しない場合の動作シーケン
スを示すタイミング図である。

Claims (1)

1. 【特許請求の範囲】 １ 任意のプログラム命令を実行するための命令実行エ
   レメントと、主記憶と、前記命令実行エレメントと前記
   主記憶の間に接続されたキャッシュ記憶とを備えたプロ
   セッサにおいて、前記命令実行エレメントに設けられた
   ローカル記憶のデータを前記キャッシュ記憶にストアす
   べきことを指示する信号を供給するように該命令実行エ
   レメントから該キャッシュ記憶の制御手段へ接続された
   非−主記憶データ線と、キャッシュ・ミスが生ずるとき
   前記主記憶へのフエツチ要求を禁止するためのフエツチ
   禁止手段と、前記非−主記憶データ線上の信号を伴う前
   記命令実行エレメントからのストア要求に応答して前記
   フエツチ禁止手段を活勢化するための手段とを備えて成
   る、キャッシュ制御方式。 ２ 前記主記憶は前記プロセッサによつてアドレス可能
   であり且つプログラム命令によつてはアドレス不能なプ
   ロセッサ指定領域を有し、前記活勢化手段は前記命令実
   行エレメントからのストア要求が前記プロセッサ指定領
   域のアクセスを要求する場合は前記非−主記憶データ線
   上の信号が供給されている間前記フエツチ禁止手段を活
   勢化する特許請求の範囲第１項記載のキャッシュ制御方
   式。