JPS6040051B2

JPS6040051B2 - プリンタ制御方式

Info

Publication number: JPS6040051B2
Application number: JP52004040A
Authority: JP
Inventors: カルロス・エス・ヒガシヤイド; パウル・ジ−・スロ−デス
Original assignee: Honeywell Inc
Current assignee: Honeywell Inc
Priority date: 1976-01-19
Filing date: 1977-01-19
Publication date: 1985-09-09
Also published as: JPS52144933A; US4125874A

Description

【発明の詳細な説明】本発明はプリンタ制御方式、特に中央処理装置から共通
伝送路を経て接続されている複数の遠隔プリンタの印字
制御方式に関する。

従釆の通信システム、例えばビルディング内の環境又は
ビルディング内の火災や安全を制御するための通信シス
テムは、ビルディング内の種々の点のステータスの指示
又は警報指示を行う中央パネルを有し、最初の頃は該中
央パネルと複数の環視点とは個別の線で結ばれていた。

しかしながら今日の大規模なビルディングでは、このよ
うな個別方式では配線コストが高過ぎる。それ故、今日
では複数の遠隔監谷ｉ点と中央処理装置との間は複数の
個別配線の代りに、単一伝送線で結ばれるようになつて
いる。中央処理装置は種々の遠隔点のステータスを走査
し、これら遠隔点を順々にアドレス指定して、指定した
遠隔点‘こ或る動作を探ることを要求することによって
、遠隔点での種々の操作を制御することができる。

この動作は温度、圧力又は湿度の如き現在のステータス
を中央処理装置に報告することでもよいし、又はファン
の起動又は停止、ダンパ一等の開閉の如き或る動作を実
行することであってもよい。単一伝送路を用いることに
よって、これらの監視システムの計袋費用は著しく低下
した。この種の通信システムは遠隔点の走査とそこでの
操作の実行以外にも、種々のサービスを行う必要がある
。

遠隔点のステータスの指示と記録が行なわなければなら
ない。これらの機能は、いましばプリンタによって実行
される。代表的なシステムに於ては、プリンタは遠隔点
のステータスの如何なる変化も印字するであろう。遠隔
点のステータス又は事件のログをプリンタに印字させる
ことも望ましい。本発明に於ては、プリンタが或るデー
タを印字するために、該データの伝送を要求してプリン
タは中央処理装置にアクセスする。本発明で用いられる
プリンタはロータリー・ドラム・プリンタである。この
種のロータリー・ドラム・プリンタは複数の行と列に配
列された複数のキャラクタを具備する印字ドラムを有す
る。

印字用紙はこのドラムと複数のハンマーとの間を送られ
る。ハンマはそれぞれ対応する行のキャラクタと関連す
る。印字動作はハンマーを駆動して達成される。すなわ
ちハンマーはドラム上のキヤラクタに印刷用紙を打ちつ
け、これによって該ハンマーに関連するキャラクタが該
印刷用紙に印字される。中央処理装置から伝送されて印
字され．るデータは通常複数のビットから成り、該複数
のビットはそれぞれが印字されるべきキャラクタを表わ
す４なし・し５グループに分けられている。

データは通常一時に１行づっ伝送される。複数のキャラ
クタを含む複数のビットはプリンタに供給される。プリ
ンタはこれらのビットを記憶し、次いでプリンタの現在
のドラム位置と比較するために、一時に１キヤラクタの
データ・ビットが引き出される。もしドラムがハンマに
最初の列のキャラク夕を対向させている位置であれば、
或る記憶されたキャラクタのみがその第１列のキャラク
タに対応する。それ故、記憶されたキャラクタと一致し
た第１列のキャラクタに関連するハンマのみが駆動され
る。最初の列でのハンマの駆動が終ると、ドラムは新し
い列に回転する。

記憶されたキャラク外ま新しいドラム位置と比較され、
新たに対応するハンマーが駆動される。この動作はドラ
ムの全ての列が記憶されたキャラク夕・と比較されるま
で続けられる。最後の列が比較されると、１行全部が印
字され、プリンタは中央処理装置から伝送された新たな
１行のデータを印字することができる。従来は、データ
が１以上のプリンタで印字されるべき場合に、第１のプ
リンタが中央処理装置によってアドレス指定されなけれ
ばならず、続いて中央処理装置は該プリンタにデータを
送信しなければならない。次に中央処理装置は第２のプ
リンタをアドレス指定し、続いてデータを送信しなけれ
ばならない。以下同様の動作が、中央処理装置により選
択された全てのプリンタがデータを印字し終るまで続け
られる。この動作はデータを印字すべきプリンタ毎に一
度づつデータを送信する必要がある。これに対し本発明
はデータを印字するために選ばれたプリンタそれぞれを
指定する複数のアドレスを中央処理装置に送信させ、次
いで唯一回の伝送で、選択されたプリンタで印字される
データを該中央処理装置に送信させることを目的とする
。

本発明システムに於ては、伝送路で送られる各語は２回
伝送される。１回目は伝送の最初の半分の間に、２回目
は伝送の次の半分の間に行われる。

それ故、伝送の最初の半分の間に送られた語は伝送の次
の半分の間に送られた語とビット毎に比較され、起り得
るどのような伝送エラーも検出することができる。それ
故、「伝送Ｊとは従来のデータ伝送方法におけるデータ
送信以外の目的で、たった１回若しくは多数回、語メッ
セージを送信することと、ここでは定義している。回数
はデータ夕を印字するプリンタの数に依存する。本発明
は要約すると次の通りである。

すなわち本発明はデータの印字を目的として選択された
複数のプリンタに関連する複数のアドレスの伝送と、印
字されるべきデータの送信とを共通伝送路０を介して該
プリンタに対して中央処理装置に行わせることによって
、唯１回の伝送で複数のプリンタで印字されるデータを
送ることができるものである。各プリンタは特定的に該
プリンタを指定するアドレス・フィールドを有し、伝送
路を介してアドレスが受信されると、各プリンタは中央
処理装置によってアドレス指定されたプリンタであるか
杏かを判定するために、該アドレスを自己のアドレス・
フィールドと比較する。指定されていれば、そのプリン
タはラッチを操作して、中央処理装置から伝送されるデ
ータを受信し、かつ印字するようにプリンタ制御回路を
条件づける。一度ラツチがセットされると、プリンタは
データが送られてくるのを待つ。もし中央処理装置がデ
ータを印字するために他のプリンタをアドレス指定すれ
ば、上記ラッチはセットされたまま、データをさがす。
中央処理装置による選択されるべき全てのプリンタのア
ドレス指定が完了すると、中央処理装置はデータを伝送
し、該データは選択されたプリンタのそれぞれによって
受信され、かつ印字動作が開始される。以下図面につい
て本発明を説明する。

第１図は一般的な通信システムを示し、１００は中央処
理装置、１０１はユニバーサル非同期送受信機（以下Ｕ
ＡＲＴと略記する。

）、１０２は中央処理装置１００のアドレツシングと
制御機能を提供するマイクロプロセッサ及び１０３はＵ
ＡＲＴＩＯＩのメッセージ伝送用の伝送路である。

伝送路１０３はプリンタ制御装置と示されている複数の
遠隔ステーションにも接続されている。図では３つの遠
隔ステーション則ちプリンタが示されており、これらは
いずれもＵＡＲＴＩ０４とプリンタ制御装置１０５とを
具備する。ＵＡＲＴＩＯＩとＵＡＲＴＩ０４は第５図な
いし第６Ｅ図に詳細に示す如く、同じ装置である。マイ
クロプロセッサ１０２はナショナル・セミコンダクタ・
インコーポレーテツドのＩＭＰ１８ｈｏｄｅｌで実現で
きる。中央処理装置１０川ま伝送路１０３によってメッ
セージを伝送することによって、プリンタと通信する。

メッセージの代表例を第２図に示す。第２図に示す如く
、３つのプリンタ全部がアドレス指定され、それ故、単
一の流れのデータ伝送によって中央処理装置から伝送さ
れるデータを、これら全てのプリンタが受信し、かつ記
憶する。単一の伝送は唯１回のデータ送信でもよく、ま
たはェフー・チェックのために伝送の初めの半分の間に
一回、次の半分の間に再度データを送信するものでもよ
い。全てのデータが選択されたプリンタに受信された後
、最後に選択されたプリンタはハンドシェイクとして最
後のデータ語を返送し、全てのデータがエラーないこ受
信されたことを指示してもよい。アドレス語は第３図に
示す形をしている。

図に於て番号を付してない最初と最後の２つのビットは
、それぞれ始動ビットと停止ビットである。ビット番号
１と２は語がアドレス語かデータ語かを区別するもので
ある。ビット番号３と１２は遠隔ステーションが情報を
ボーリングされつつあるのか、ハンドシェイク・フィー
チヤが提供される予定となっているか又はハンドシェイ
ク・フィーチヤが提供される予定となっていないかを示
すものである。ボーリングならば、ビット３と１２はい
ずれも０にセットされ、プリンタ制御装置に、プリンタ
制御装置が持っているかもしれない情報はいずれも返送
すべきである旨指示する。ハンドシェイク信号の提供の
場合は、ビット３と１２には１が与えられ、これによっ
てビット３と１２が１にセットされたアドレス語を受信
するプリンタに、最後のデータ語を返送することを要求
する。遠隔ステーションがボーリング・アドレス語を中
央処理装置から受信すると、遠隔ステーションはそのス
テータス・スイッチを走査し、もしいずれのスイッチも
セットされていないならば、遠隔ステーションは中央処
理装置にアドレス語を返送し、遠隔ステーションは報告
すべきステータス情報を全く持っていない旨を通知する
。もしこれらのビットの１つが１であり、他が０であれ
ば、ハンドシェイクは提供されない。ビット４から７は
アドレス用の１の立のデジツトで、ビット８から１１は
アドレス用の１位のデジツトである。データ語を第４図
に示す。

ビット１と２は藷がアドレス語かデータ語のいずれであ
るかを遠隔ステーションに知らせるためのものである。
ビット２は指令フラグを提供し、ビット２が１にセット
されたデータ語はその伝送に於ける最後のデータ語であ
る旨をプリンタ制御装置に通知する。ビット３から７は
伝送データの１キヤラクタを形成し、ビット８から１２
は伝送データの他の１キヤラクタを形成する。プリンタ
制御装置が蓄積できる程度の多数のデータ語が伝送され
る。第１図の３つの遠隔ステーションのそれぞれのＵＡ
ＲＴとプリンタ制御装置は同じであるから、第５図以下
には１つの回路のみが詳細に示されている。

第５図は第１図のユニバーサル非同期送受信号則ちＵＡ
ＲＴＩＯＩと１０４の概略のブロック・ダイヤグ
ラムである。ＵＡＲＴはマスタ−・クロックにより駆動
される。マスター・クロックはＵＡＲＴの動作に必要な
タイミング信号を提供する種々のクロック発生器を駆動
する。マスター・クロツク１０６はスリー・フェーズク
ロツク１０７を駆動する。スリー・フェーズ・クロック
１０７は回路のリセット用のタイミング信号を発生する
３つの出力を提供する。伝送路１０３を経て受信された
入力データは、入力及びエラー・チェック回路１０９を
経てシフト・レジスタ１０８に送られ、スリー・フェー
ズ・クロツク１０７の制御の下に該レジスタ１０８に蓄
積され、さらに上記入力及びエラー・チェック回路１０
９に該レジス夕１０８からシフト動作により戻され、該
チェック回路１０９は伝送線１０３により伝送されたメ
ッセージの最初の半分の伝送部分を次の半分の伝送部分
でビット毎にチェックする。ェフ−・チェックはカウン
タ１１０の制御の下に実行される。カウンタ１１川ま回
路１０９によって行われるエラー・チェックを制御する
ためにメッセージ内のビットの数を計数する。ェフー・
チェック動作が完了すると、メッセージはシフト・レジ
スタの出力端に提供される。この出力端は実際には複数
の線を含んでいる。プリンタ制御装置、安全若しくは火
災警報ステーション、又は環境制御ステーションの如き
遠隔ステーションである負荷１１１から提供されるメッ
セージはシフト・レジスター０８の入力端に与えられ、
該シフト・レジスタは伝送チャネル１０３を介して中央
処理装置１０川こデータを送る。第５Ａ図ないし第５Ｅ
図は第５図の各構成要素の詳細を示す。

端子ＡＯないしＡ９及び端子ＢＯないしＢ４はこれらの
構成要素の回路の接続状態を示す。付表は各端子の機能
の記述に参照されてもよい。スタンバイ状態にある間に
、伝送線を介して入力データをＵＡＲＴが受信する状態
にあれば、第５Ａ図の伝送用フリップ・フロツプ１２０
−１２１はノア・ゲート１２０の出力が１で、ノア・ゲ
ート１２１の出力が０の状態にある。

モード・フリツプ・フロツプ１２２はリセツトされ、こ
れにより入力データのすべてはナンド・ゲート１２３を
介して端子ＢＩに通過させられ、第５Ｂ図に示すシフト
・レジスタを介してシフトさせられるようになる。マス
ター・クロツク１０６は、第５Ｃ図に示すスリー・フェ
ーズ・クロツク１０７の端子ＢＯＩこ入力を与えスリー
・フェーズ・クロック１０７は第５Ａ図の回路のタイミ
ングを制御し、かつ第５Ｄ図の１５カゥンタ１１０の計
数を駆動する出力を端子Ａ２，Ａ７，Ａ８及びＡ９に発
生させる。

更に／ア・ゲート１２０の０出力はＤフリツブ・フロツ
プ１２４でクロツクされてナンドゲート１２５の入力端
に伝えられる。伝送線によって第１メッセージを受信す
ると、該第１メッセージは第５Ａ図に示す回路の入力端
子に受信され、該メッセージの始動ビットはナンドゲー
ト１２５を介してＪフリツプ・フロツプ１２６のＪ端子
に伝達される。

Ｊフリップ・フロツプ１２６はクロツク１０６の出力に
よりクロツクされる。Ｊフリツプ・フロツプ１２６の出
力は１５カウンタ１１０の計数とスリー・フェーズ・ク
ロツク１０７とをリセットするための端子Ａ４とＢ４に
与えられる。フリップ・フロップ１２６のＱ出力はノア
・ゲート１２７を介してＤフリツプ・フロツプ１２４の
リセット端子にも与えられ、ナンド・ゲート１２５を経
て更にビットがＪフリップ・フロップ１２６に伝えられ
ないようにする。入力メッセージはナンド・ゲート１２
３にも供給され、これを経て端子Ｂ１に伝達される。端
子ＢＩに現われた入力メッセージはシフト・レジスタ−
１０８に蓄積される。入力データ語は、端子Ａ２とＡ７
に論理回路１２８の入力を与えるスリー・フェーズ・ク
ロック１０７に依存して端子Ｂ３に出力を提供する論理
回路１２８の制御の下にシフト・レジスター０８でシフ
トされる。入力メッセージがシフト・レジス夕１０８で
シフトされると、１５カウンタ１１０の計数は、実際に
メッセージのビットを計数し、１５カウンタ１１０の計
数が１５に達すると、該カウンタ１１川ま端子ＡＩに出
力を発生する。

この出力はノア・ゲート１２０の０出力をクロツクし、
Ｄフリツプ・フロツプ１２４を経て、シフト・レジスタ
１０８の入力端子に他のメッセージを受信しないように
ナンド・ゲート１２５を条件づけ、シフト・レジス夕１
０８のクロック様子にそれ以上パルスが供ｇ貧されない
ように論理回路１２８を直ちに禁止し、さらに半サイク
ル・フリツプ・フロツプ１３０を動作させてそのＱ出力
とＱの出力の状態を逆にする。半サイクル・フリッブ・
フロツプ１３０が動作すると、ェフー・チェック・サイ
クルの完了に基いてエラー信号ＥＲＲ−１、受信完了信
号ＲＥＣＯＭ円及び／又は送信完了信号ＳＣＯＭｍを提
供する。エラ−・チェック・サイクルは１５力ウンタ１
１０が次の１曙斗数を開始すると同時に始まる。

シフト・レジスタ１０８に蓄積されていた情報は論理回
路１２８の制御の下にクロックアウトされ、比較器の排
他的オア・ゲート１３２への端子ＡＯに与えられる。該
排他的オア・ゲート１３２の他方の入力端子は伝送線か
ら次の半分の伝送データを受信し、シフト・レジスタ１
０８に蓄積されていた最初の半分の伝送データをビット
毎に比較する。これと同時に、次の半分の伝送データは
ナンド・ゲート１２３を経て端子ＢＩに供孫舎され、最
初の半分の伝送データがシフトされたのと同様に、シフ
ト・レジス夕１０８でシフトされる。もしエラーがあれ
ば、すなわち最初の半分の伝送データと次の半分の伝送
データとの間に不一致があれば、ゲート１３２はナンド
・ゲート１３３を経てエラー・ラッチ１３４に出力を与
え、該エラー・ラッチ１３４は／ア・ゲート１３５を経
てエラー出力を発生する。しかし、エラーがなければ、
１５カウンタ１１０の計数からの次の１５計数出力は
フリップ・フロップ１３０を駆動してクロック信号を発
生させ停止フリツプ・フロツプ１３６にクロック信号を
与え、かつ論理回路１３１を駆動してナンド・ゲート１
３７に出力を与え、ナンド・ゲート１３７は受信完了信
号を発生する。停止フリップ・フロップ１３６が動作す
ると、１５カウンタ１１０の計数のナンド・ゲート１３
８に出力を与え、スリー・フェーズ・クロツクから端子
Ａ２にそれ以上のクロック信号が与えられることを禁止
する。出力端子ＡＩはシフト・レジスタ１０８にそれ以
上のクロック信号が与えられないように論理回路１２８
を禁止する状態に維持される。伝送されたメッセージは
シフト・レジスタ１０８に蓄積され、ＵＡＲＴからの出
力として端子ＲＩ−Ｒ１３に現われる。ノア・ゲート１
３５からのエラー信号は、受信完了信号と同機にＵＡＲ
Ｔからの出力となる。

ＵＡＲＴは、この段階では、その入力端子に伝送される
メッセージを受信する状態になっている。このＵＡＲＴ
と関連する遠隔ステ−ション又は中央処理菱簿が伝送す
べき情報を持っているならば、その遠隔ステーション又
は中央処理装置はノア・ゲート１２０に伝送パルスを、
第５８図に示す回路の入力端子に負荷パルスをそれぞれ
与える。

負荷パルスはワン・ショット回路１４０をトリガーして
端子Ａ６に出力を発生させ、シフト・レジスタ１０８を
クリヤーし、かつ端子Ａ５に出力を発生させて、関連す
るナンド・ゲートを経てシフト・レジスタ１０８の端子
ＳＩ−Ｓ１３に現われている伝送されるべきメッセージ
に負荷を与える。／ア・ゲート１２０と１２１がその出
力状態を逆にすると、ノア・ゲート１２０の０出力はＤ
フリツプ・フロツプ１２４を経てク。ツクされ、受信論
理回路を不作勤状態にする。またモ−ド・フリツプ・フ
ロツプ１２２は、シフト・レジスタ１０８内のメッセー
ジをシフトして該レジスタに戻すように、かつ伝送線に
よって伝送されるように該メッセージがシフトされるよ
うにナンド・ゲート１４１の状態を決めるように作動さ
せられる。論理回路１２８はシフト・レジスタ１０８に
クロック・パルスを提供しつつあるから、レジスタ１０
８に蓄積されたメッセージは端子ＡＯにシフトされて現
われ、かつノア・ゲート１２０の出力端子に接続されて
いる端子Ｂ２からの入力を受けて端子ＡＯＩこパルスを
伝送するように条件づけられている送信論理回路１４２
を介して端子ＳＯにシフトされる。論理回路１４２から
シフトされたメッセージは伝送線に供孫舎され、かつシ
フト・レジスタの入力にナンド・ゲート１４１を経て接
続されている第５Ａ図の端子ＡＯ‘こも与えられる。最
初の半分の伝送が完了すると、１５カウンタ１１０の計
数は出力を発生し、ハーフ・モード・フリツプ・フロツ
プ１３０をトリガーして、次の半分の伝送後に伝送を停
止するように停止フリツプ・フロツプ１３６を条件づけ
る。メッセージがクロック信号を受けて伝送線に送り出
されると、１５カウンター１０の計数は次の半分の終り
に出力を発生させ、論理回路１２８がシフト・レジスタ
１０８にそれ以上のクロツク・パルスを与えないように
阻止する。１５カウンタ１１０の計数は、１５カウンタ
ー１０の計数のクロック端子にそれ以上の三相クロック
・パルスが与えられないように作用する停止フリツプ・
フロツプ１３６の出力が端子Ａ３に現われると、その動
作を停止する。

同時に、ノア・ゲート１４５には入力が与えられ、送信
完了信号を発生し、かつ伝送ラツチ１２０−１２１をリ
セットする。最初ラツチ１２０−１２１がＵＡＲＴ
が伝送モードであることを示すような状態に設定されて
いると、ＵＡＲＴは現在データを伝送しつつある旨を中
央処理装置又は遠隔ステーションに通知するビジ−信号
をナンド・ゲート１４６を経て提供する。

ノア・ゲート１４５の出力は伝送ラッチ１２０一１２
１をリセットし、ＵＡＲＴはメッセージを伝送又は受
信するいずれかの状態になる。第５図−第５Ｅ図に示す
ＵＡＲＴは中央処理装置と遠隔ステーション間のメッセ
ージの送受信を行う。遠隔ステーションがプリンタの場
合、第６図にＵＡＲＴがプリンタ制御回路の概要ブロッ
ク・ダイヤグラムにどのように接続されているかを示す
。中央処理装置がプリンタにデータを印刷することを要
求する場合は、先ず伝送チャンネルを介してドレス語を
送信して特定のプリンタを指定する。アドレス語はＵＡ
ＲＴにその入力端子を経て受信される。ＵＡＲＴは、こ
のアドレス語をその１３ビット出力線を経てアドレス・
マッチヤーに与え、ＵＡＲｍこ蓄積されたメッセージの
アドレスと特定のプリン外こ関連するアドレス・フィー
ルドとを比較させる。マッチすれば、アドレス・マツチ
ヤ−はボーリング、ハンドシェイク及びメッセージ制御
回路に出力を与え、該制御回路はＵＡＲＴの出力のビッ
ト３と１２を見てメッセージが状態報告かデータ印字の
要求を指示しているかを決定し、もしそうならばハンド
シェイクが与えられるべきかを決定する。

もしスイッチの状態が要求されているならかつ少くとも
１つのスイッチが操作されているならば、ボーリング、
ハンドシェイク及びメッセージ制御回路はスイッチの状
態をＵＡＲＴに負荷する負荷信号と、該状態を中央処理
装置に伝送する伝送パルスとを提供する。もし１つのス
イッチも操作されていなかったならば、伝送パルスのみ
が発生させられて、アドレス語を中央処理装置に送り返
す。もしアドレス語がボーリング命令を含んでいないな
らば、書き込みプライム・ラッチ、ＤＡＬ及び指令プラ
グ回路の書込みプライム・ラッチ２２０を該メッセージ
はセットし、かつもしハンドシェイクが用いられるべき
であれば、ボーリグ、ハンドシェイク及びメッセージ制
御回路のハンドシェイクラツチ２２２が作動させられる
。書込みプライム・ラツチ２２０がセットされると、プ
リンタ制御回路はＵＡＲＴのデータを受信し、印字動作
を開始する状態になる。データ語が受信され、ＵＡＲＴ
の出力端子に現われると直ちに、データ・アベイラブル
・ラツチＤＡＬ２３０はセットされ、データ語は並
列−直列レジスタに負荷され、メモリ中にシフトされる
。波形整形と走査Ａと走査Ｂ同期回路の送査Ａと走査Ｂ
出力とマルチ・フェーズ・ク。ツクの制御の下に、アド
レッサはインクリメントされ、並列−直列レジスタの出
力をメモリー回路に書き込む。印字されるべきデータの
最後のデータ語は指令フラグ・ビットを有する。このビ
ットが受信されると、もしハンドシェイク・ラツチがセ
ットされているならば、ボーリグ、ハンドシェイク、及
びメッセージ制御回路に出力を与え、全てのデータ語が
エラーないこ受信されたことを中央処理装置に通知する
ために受信した最後の語を送り返す。同時に、メモリの
半分の１１２記憶場所が未だ全部満されていないならば
、ゲート及びブランク・ラッチが記憶場所の残りを、計
数１１２が発生するまで、ブランクで満す。

記憶場所が全て満されると、アドレッサはカウント１１
２信号を発生し、書込みプライム・ラッチ、データ・ア
ベィラプル・ラツチ及び指令フラグ論理回路をクリャー
し、かつ、もしレッド・リボンが用いられているなら、
それが適正にラッチされるのを保証するために、レッド
・リボンとべ‐パー制御回路に出力を与える。レッド・
リボンがラツチされた場合、又はそれが使用されない場
合、アドレツサに出力が与えられ、アドレツサはイネイ
ブル・プリント回路に出力を与えてプリント動作を開始
させる。同時に、プリント・モードの場合は、上記回路
はメモリーの他の半分に蓄積されるべきＵＡＲＴからの
次のデータを受信する。

マルチ・フヱーズ・クロックの制御の下に、アドレツサ
はメモリー内に蓄積されているメツセ−ジを取り出して
コンパレータに与え、コンパレータは走査Ｂ信号の制御
の下に、メモリーのデータをプリンタのドラムの位置と
比較する。

５ビット・カウンタの制御の下に、情報は５ビットづつ
、メモリーからコンパレータにシフトされる。

プリントされるべき各キヤラクタは５ビットから成る。
プリントされるべきキャラクタを表わす５ビットと、ド
ラム位置とのマッチ信号はプリンタ制御回路に与えられ
る。プリンタ制御回路はドラム位置と比較されつつある
各キャラクタに関するコラム位置とマッチ信号の情報を
絶えず得つづける。メモ川こ蓄積されたキャラクタの全
ては、このようにして、ドラム位置と比較され、かつ比
較の終りに走査Ｂ信号とイネイブル・プリント回路の制
御の下に、プリンタ制御回路はトリガー・ハンマー回路
から出力を受信し、メモリーに蓄積されているキヤラク
タとドラムのキヤラクタとの間に信号のマッチをみたハ
ンマの全てを駆動する。プリンタ・ドラムは次の列のキ
ャラクタに進み、新たな列のキヤラクタがメモリーに記
憶されているキャラクタと比較されるという比較過程が
再び実行され、この比較過程はプリンタ・ドラムの全て
の列がメモリーに記憶されているデータと比較し終るま
で続けられる。この比較過程が完了すると、レッド・リ
ボン及びペーパー制御回路はプリンタのペーパーをシフ
トし、メモリーの他の半分に記憶されているデータはプ
リント可能となる。メモリーの他の半分に記憶されてい
るデータがプリントされると、最初の動作期間中にプリ
ントされたデータを記憶したメモリーの最初の半分は再
書込みが可能となる。第６図−第６Ｇ図は第１図のプリ
ンタ制御回路の詳細を示す。

プリンタ制御回路とその動作を明瞭に理解するために、
第７図にフロー・チャートを、第８図にこれが関連する
タイミング・チャートを示す。第９図はロータリー・ド
ラム・プリンタの代表的なドラムのキヤラクタ・マップ
である。

キヤラクタは２１行、１６列に配列されている。プリン
トのためにプリンタに伝送されるデータはそれぞれ２キ
ャラクタを含むデータ語として送られ、各キャラクタは
５ビットで構成されている。キャラクタはプリントされ
る行に従って順々に伝送される。プリンタのハンマーが
第８列に位置づけられて、プリント動作が始まったと仮
定しよう。メモリーに記憶されたデー外ま１回に１キャ
ラクタがコンパレータに与えられる。キャラク外ま、第
８列に相当するドラム・トレース回路の出力と比較され
る。先ずキャラクタ１が比較され、それがマッチすれば
、１がシフトレジスタに蓄積される。次にキャラクタ２
が比較され、マッチすれば１が、マッチしなければ０が
シフト・レジスタに蓄積され、かつシフトされる。以下
同様に全てのキャラクタが比較されるまで続けられる。
レジスタが満されると、キャラクタ１のマッチを表わす
信号１が第１行に関連するレジスタ出力端子に現われ、
かつ他のマッチ信号１と非マッチ信号川まいずれも、レ
ジスタのそれぞれ関連する行出力端子に現われる。マッ
チ信号１に関連するハンマーがたたかれて、マッチした
キャラクタが印字される。プリンタは次の第９列に進み
、ドラム・トレース回路をインクリメンティングするこ
とによって、記憶されたキャラクタが第９列と比較され
る。

第１０列−第１５列と第０列−第７列がひきつつき比較
され、その結果指定された適当なハンマーが１列毎にた
たかれる。第７列の比較の終り１こは、メモリーに記憶
された１行の全てのキャラク夕が印字を終了し、かつプ
リンタは次の１行のキヤラクタの印字を開始することが
できるようになる。第９図のタイミング・チャートは第
６０図に示すマルチ・フェーズ・クロック２０１の出力
信号を示す。

出力ＣＯはマルチ・フェーズ・クロック２０１に接続さ
れたロジック回路２０２から供総合される。マルチ・フ
ェーズ・クロツク２０１はマスタ発振器１０６で駆動さ
れる。マルチ・フェーズ・クロックの出力はプリンタ制
御回路のタイミングを制御する。このプリンタ制御回路
と共に使用できるプリンタの例としてはセイコーＥＰ−
１０１プリンタ（ＳｅｉｋｏＥＰ−１０１Ｐｒｉｎにｒ
）がある。

このプリンタはドラムの１回転毎にパルスｔｒを発生し
、かつ印字トラム上の各キャラクタ列を表わすパルスｔ
ｐとｕとを発生する。完全な１行のデータ籾ち情報を印
字するためには、ドラムを完全に１回転さることが必要
であることがわかる。パルスｔｒはドラムの１回転につ
き１つ発生するが、印字ドラム上の各キャラクタ列を表
わす１セットのパルスであるｔｐと山まドラムの１回転
毎に１６発生する。これらのパルスは、第６Ｄ図の波形
整形回路２０３に供給される。波形整形回路２０３の出
力端子は第８図に示す走査Ａパルスと走査Ｂパルスを端
子Ｆ８とＦ９に提供する○フリップ・フロップ２０４を
制御するロジック回路に接続されている。キヤラクタ・
マッチング動作は走査Ａパルスの持続期間中に実行され
、メモリーへの書込み動作は走査Ｂパルスの持続期間中
に行われる。マルチ・フェーズ・クロツクの出力と走査
Ａパルス並びに走査Ｂパルスは共同して、回路のタイミ
ングを制御する。入来するメッセージは第６Ａ図に示す
ＵＡＲＴ２０６の入力端子に供給される。

このＵＡＲＴは第５図−第５Ｅ図に示すものと同じであ
り、関連する印字制御回路と共に、その動作の説明を簡
明にするために、簡略化されて示されている。このメッ
セージはＵＡＲＴの出力端子Ｒ１一Ｒ１３に現われる
。受信完了信号、エラー信号及び送信完了信号も適当な
出力端子に供給される。入来アドレス語が受信されると
、各遠隔ステーションは中央処理装置によりアドレスで
指定されたのか否かを判定するために、自己のアドレス
・フィールドで該入来アドレスをチェックする。アドレ
ス語のアドレス部は４−１１ビットが与えられており、
ＵＡＲＴからのアドレス部の出力端子はアドレス・マッ
チ回路２０７の１セットの入力端子に接続されている。
アドレス・マッチ回路の他の１セットの入力端子はアド
レス・ストラツプ・フィールドの１の立と１位のストラ
ップに接続されている。ストラップの指定されたものが
除外され且つ他のものが含まれてアドレスを確立し、各
遠隔ステーションを確認する。第６Ａ図に示す遠隔ステ
ーションが中央処理装置によってアドレスで指定これな
かつたならば、その制御回路には何も起らず、該遠隔ス
テーションは自己のアドレスを有する信号則ちアドレス
語の入来を待つ。第７図のフロー・チャートと各端子を
説明している付表とは、動作の説明の理解に役立つであ
ろう。もし第６Ａ図の遠隔ステーションが自己のアドレ
スを受信したけれども、伝送エラーがあったならば、該
遠隔ステーションはそれ以上何もしないで、中央処理装
置が次にアドレス指定するまで待つ。もしエラーがなけ
れば、受信完了信号が出力端子Ｃ５に発生する。プリン
タ制御回路は次に、該遠隔ステーションのステータス・
スイッチのポ−リングだけを該アドレス語が要求してい
るのか否かを判定するチェックを行う。

プリンタ制御装置の場合、ステータス・スィッ升ま第６
Ｃ図に示す如く、中央処理装置への伝送用のＵＡＲＴに
複数の入力信号を与え、該中央処理装置に全点ログ信号
、ステータス・サマリー信号、アラーム・サマリー信号
を提供すること、又はログ・プリントアウトを終止する
ことを要求するための複数のスイッチを含む。第６Ｃ図
と第７Ａ図とから分る如く、どのステータス・スイッチ
も閉じてないならば、ラツチ・ゲ−ト２１２のラッチは
いずれもセットされず、その出力は全て「ハイ」である
。それ故、ナンド・ゲート２１３はノァ・ゲ−ト２１１
の状態を変えず、ノア・ゲート２１１は負荷信号を発生
する。第６Ｃ図のナンド・ゲート２０８は端子Ｅ７とＦ
Ｏから入力信号を受信する。これらの端子は第６Ｂ図に
示されている。端子Ｂ７の信号は第６Ａ図の端子Ｃ５か
らの受信完了信号と、第６Ａ図のアドレス・コンパレー
タ則ちアドレス・マッチ回路２０７で発生させられた端
子Ｄ８からのアドレス・マッチ信号とから成る。端子Ｆ
Ｏの信号はアドレス語のどット３と１２とから成る。こ
れらの信号の全てが発生させられ、かつビット３とビッ
ト１２とがボーリングのためにセットされると、ナンド
・ゲート２０８は出力を発生する。ノア・ゲート２１１
は負荷パルスを発生することを阻止されているから、ナ
ンド・ゲート２０８の出力はナンド・ゲート２１０から
発信パルスだけを発生し、ＵＡＲＴ内のアドレス語を中
央処理装置に返送し、ステータス・スイッチはいずれも
セットされていない旨を指示する。印字制御回路は動作
を停止し、中央処理装置からの次のメッセージを持つ。
他方、１つまたは複数のステータス・スイッチが閉じて
いるならば、ラッチ２１２の対応するステータス・フリ
ツプ・フロツプがセットされ、ノア・ゲート２１１の状
態を変え、負荷信号が発生させられ、ボーリング・フリ
ツブ・フロツプ２０９をセットする。

ボーリング・フリツプ・フロツプ２０９をセットする。
ボーリング・フリツプ・フロツプ２０９はうツチ２１２
がリセツトされるのを阻止する。受信完了信号と自己の
アドレス信号が端子Ｅ７に、Ｒ３とＲ１２ボーリング信
号が端子Ｆ川こ発生すると、ナンド・ゲート２０８は出
力を発生し、ボーリング・フリップ・フロップ２０９を
リセットする。このとき、ノア・ゲート２１４が端子Ｄ
９によってなお禁止されているから、ラツチ２１２はリ
セットされない。ナンド・ゲート２０８の出力はノア・
ゲート２１１を経て負荷信号を発生させ、ラツチ２１２
のＳ２−Ｓ５出力をＵＡＲＴに負荷し、かつナンド・ゲ
ート２１０を経て発信信号を発生させ、該ＵＡＲＴに負
荷されたＳ２一Ｓ５出力の情報を中央処理装置に返送す
る。もし、次のアドレス語がこの遠隔ステーションがア
ドレスされているステーションであることを確認すると
、回路はＵＡＲＴからのエラー信号をチェックし、エラ
ー信号があれば該回路は該ＵＡＲＴがメッセージを再び
発信するまで待つ。

エラーのない満足すべき伝送があれば、ＵＡＲＴは受信
完了信号を発生し、プリンタ制御回路を信号がボーリン
グ動作を要求しているか否かを尋ねる状態におく。ボー
リング動作ならば、ラッチ２１２の情報は中央処理装置
に再び伝送される。もし受信した次のアドレス語が受信
ステーションをアドレス指定していることを示さないで
、他のステーションがアドレス指定されていることを示
しているならば、該アドレス語信号はエラーをチェック
され、エラーがなく、かつ端子Ｃ５に受信完了信号が発
生しているならば、ノア・ゲート２１４はラツチ２１２
に出力を与え、ラッチの全部をリセットして、ステータ
ス情報を間違いなく中央処理装置が受信した旨を指示す
る。ノア・ゲート２１４は端子Ｅ７に現われた受信完了
信号と自己アドレス信号、端子Ｄ９のアドレス・マッチ
１信号、及びボーリング・フリツプフロツプ２０９の出
力をチェックする。ラツチ２１２がリセットされると、
動作は停止し、中央処理装置からの次の命令を待つ。し
かしながら、第７図のフロー・チャートに示す如く、も
しＵＡＲＴに受信されたメッセージがボーリング命令で
なければ、第６Ｂ図の書込みプライム・ラツチ２２０は
ナンド・ゲート２２１の出力によってセットされる。

ナンド・ゲート２２１は該書込みプライム・ラッチ２２
０をセットするために、端子Ｃ５の受信完了信号と端子
Ｄ８のアドレス・マッチ０信号を結合して端子Ｅ７に、
及びＣＩのＲＩ信号と端子Ｅ４のＲ１２信号と結合して
端子ＦＯに発生させる。回路は次いで第７Ｂ図に示す如
く、ビット３とビット１２を調べ、ハンドシェイクが要
求されているか否かを判断する。

第６Ｃ図のハンドシェイク・ラッチ２２２は端子Ｃ１の
Ｒ３信号と端子Ｅ４のＲ１２信号、及び受信完了信号と
アドレス・マッチ０信号とを結合した端子Ｅ７の信号と
を入力とするナンド・ゲート２２３から入力を受信する
。上述した如く、ハンドシェイクが提供されるべきであ
る旨をビット３とビット１２が指示しているならば、ハ
ンドシェイク・ラツチ２２２はナンド・ゲート２２３の
出力によってセットされる。もしハンドシェイクが提供
されるべきでなく、またはハンドシェイクが提供される
べきならば、ハンドシエイク・ラッチ２２２はセットさ
れ、かつ回路はデータ語を待つ。前述した如く、データ
語は０にセットされたビットーを有する。

ＵＡＲＴのＲＩ出力は、データ語であることを示す０に
ビット１がセットされているとき、ナンド・ゲート２３
１に入力を提供する第６Ｂ図の端子Ｃ７に接続される。
データ語が受信されると同時に、回路は受信完了信号を
待ち、ＵＡＲＴは伝送エラーをチェックする。もしエラ
ーがあれば、ＵＡＲＴはエラー信号を発生し、受信完了
信号は発生しない。もしＵＡＲＴが端子Ｃ４にエラー信
号を発生すると、第６Ｆ図の回路は２つの信号を発生す
る。１つはＲ３とエラー信号で、端子ＣＩのＲ３信号と
端子Ｃ４のエラー信号の結合により端子Ｋ２に現われる
ものであり、他の１つはＲ８とエラー信号で、端子ＤＩ
のＲ８信号と端子Ｃ４のエラー信号の結合により端子Ｋ
３に現われるものである。

これらの端子Ｋ２とＫ３は並列−直列シフト・レジス夕
２４０（第６Ａ図）に接続される。特に第６８図の端子
Ｃ７のＲＩ信号は書込みプライム・ラッチ２２０の出力
とナンド・ゲート２３２の出力と共にナンド・ゲート２
３１に作用して出力を発生させ、データ・アベイラブル
・ラツチ２３０をセットする。ナソド・ゲ一ト２３１の
出力はインバータを介して端子ＧＯに負荷信号を提供し
、第６Ａ図の並列−直列シフト・レジスタ２４０１こブ
ランクを負荷する。同時に、第６Ｃ図のハンドシェイク
・ラチ２２２は、第６Ｂ図の端子Ｃ４のエラー信号によ
って、ィンバー夕と端子Ｅ８を介してリセットされる。
次いで回路はＲＣＡ４０６１の如きメモリー２３９に、
第６Ｂ図のレジスタ２４０‘こ記憶されているブランク
を負荷するために、走査Ｂパルス時間を待つ。受信完了
信号が発生させられて伝送エラーが無いことを示し、か
つＲＩ信号がデータ語を表わす０であれば、端子Ｃ７は
ナンド・ゲート２３１に入力を与える。セット状態にあ
る書込みプライム・ラツチはナンド・ゲート２３１にも
う１つの入力を与え、さらにエラー信号端子Ｃ４と受信
完了信号端子Ｃ５とから入力を受けるナンド・ゲート２
３２の出力はナンド・ゲート２３１に第３の入力を与え
る。受信完了信号を受信すると、ゲート２３１は出力を
発生し、これはィンバータを経て端子Ｇ川こ現われる。
端子ＧＯの信号はＵＡＲｎこ記憶されているデータ語を
並列一直列シフト・レジスタ２４川こ負荷するための第
６Ａ図の対応する端子に与えられる。ゲート２３１の出
力はデータ・アベイラブル・ラツチ２３０もセットする
。回路は走査Ｂパルスを待つ。端子Ｆ９に走査Ｂ信号が
発生すると、フリップフロップ２３３は作動させられ、
ＣＯパルスの第１位置へ向う綾部はフリツプ・フロツプ
２３４を駆動してナンド・ゲート２３５に出力を与え、
ＣＯパルスに書込みアドレツサ２３６にクロックを与え
させ、かつマルチプレクサ２３７と２３８にも出力を与
え、メモリーに日付を書込ませるようにそれを状態づけ
る。書込みアドレッサ２３６は、例えばＲＣＡ４０１９
の如きマルチプレクサ２３７と２３８を介して、ランダ
ム・アクセス・メモリー（ＲＡＭ）２３９をフアースト
・カム、ファースト・イン・ベースでアドレスするよう
に作動する。回路は次にＣＯパルスを待つ。次の引続い
たＣＯパルスが発生すると、並列一直列シフト・レジス
タ２４川こ記憶された情報は第６Ａ図の端子Ｅ３からク
ロック信号を受けて端子Ｅ川こ与えられ、該端子ＥＯは
ナンド・ゲート２４１を介してメモリー２３９に入力を
与え、これを記憶する。

ＣＯパルスは書込みアドレツサ２３６にもクロック信号
を与え、該アドレツサ２３６の出力はマルチプレクサ２
３７と２３８を経てメモリＲＡＭ２３９にその入力端子
に与えられたデータを書込むように作用する。データは
、それぞれが５ビットからなる２つのデータ・キャラク
タを含む語の形で伝送される。

並列−直列シフト・レジスタ２４０にクロツク信号を与
えてそこに記憶されている情報をメモリー２３９に入れ
る端子Ｅ３の直列レジス夕・ク。ック・パルスは、第６
Ｂ図の１０ビット・カウンタ２５０１こもクロツク信号
を与える。１０ビット・カウンタ２５０内のＤフリップ
・フロップは第６Ｄ図のマルチ・フェーズ・クロック２
５１の端子Ｐ８からクロック・パルスを受信し、ナンド
・ゲート２４５に１０ビット・カウンタ２５０から出力
を与える。

１仮蜜目のビットはメモリー２３９に書込まれると、１
０ビット・カウンタ２５０のフリツプ・フロップの出力
はナンド・ゲート２４５を通過してデータ・アベイラブ
ル・ラツチ２３０をリセツトし、次のデ−タ語が受信さ
れるまで書込みアドレッサ２３６のそれ以上の動作を阻
止する。次のデータ語が受信されると、ビット１はデー
タ・アベイラブル・ラツチ２３０をセットし、かつ次の
２つのキャラクタから成る１０ビットが１０ビット・カ
ウンタ２５０とＣＯパルスの制御の下に、メモリー２３
９に書込まれる。このとき、ナンド・ゲート２３１の出
力によって条件づけれているナンド・ゲート２４３は各
データ語のビット２、端子Ｃ８に現われるビット２をチ
ェックする。

端子Ｃ８に信号が受信されるやいなや、指令フラグ・ラ
ツチ２４２はセットされ、１にセットされた指令フラグ
・ラッチを有する語が中央処理装置から伝送された最後
のデータ語であることを指示する。それ故、中央処理装
置から伝送され、かつＵＡＲＴに受信されたデータ語は
ＣＯパルスと走査Ｂパルスの制御の下にランダム・アク
セス・メモリー２３９に連続的に書込まれ、指令フラグ
・ラッチ２４２は指令フラグ・ビットを待つ。もし指令
フラグ・ビットが受信されなければ、回路はランダム・
アクセス・メモリーが一杯か否かをチェックし、そうで
なければ付加的データを受信し、上述の動作を実行する
。ナンド・ゲート２４４は書込みアドレツサ２３６の出
力をデコードし、ＲＡＭ２３９の２分の１の可能な記憶
場所の数である１２のカウントに達すると、ナンド・ゲ
ート２４４はダイオードを介して出力を発生する。ナン
ド・ゲート２４４の出力が起るまでは、回路はメモリー
内に入来語を書込み続け、メモリーが一杯になった時に
、ハードウェアはその動作を次の段階に進める。しかし
ながら、全ての場所に、最後のデータ語の指令フラグ・
ビットは１にセットされなければならない。指令フラグ
・ラッチ２４２が最後に受信された語が中央処理装置か
ら伝送された最後の語であることを示す指令フラグ・ビ
ットでセットされると、ナンド・ゲート２４５に指令フ
ラグ・ラッチ２４２から出力が与えられ、１０ビット・
カウンタ２５０のそれ以上の出力を阻止してデータ・ア
ベイラフル・ラツチ２３０をリセットし、同時に指令フ
ラグ・ラツチ２４２の出力はナンド・ゲート２４６に出
力を与えてこれをィネィブル状態にし、ブランク・ラツ
チ２５４をセットする。指令フラグ・ラッチ２４２の出
力は、第６Ｃ図のナンド・ゲート２５５にも接続される
。

回路はハンドシェイク・ラツチ２２２がセットされたか
否かをチェックし、もしセットされていなければ、シス
テムはブランク・ラツチ２５４をセットするように進み
、かつメモリー２３９をブランクで一杯にする。もしハ
ンドシヱイク・ラツチ２２２がセットされていれば、第
６Ｂ図の端子Ｅ９の指令フラグ信号は第６Ｃ図の端子Ｅ
９に伝えられてハンドシェイク・ラツチ２２２のハンド
シェイク出力をナンド・ゲート２５５とナンド・ゲート
２１０とを通過してＵＡＲＴに発信パルスを与え、最後
に受信したデ−タ語を、ＵＡＲＴ回路に関連して上述し
た動作に従って中央処理装置に返送する。最後のデータ
語がメモリー２３９に書込まれると、１０ビット・カウ
ンタ２５０の出力はナンド・ゲート２４６を介して送ら
れ、ブランク・ラツチ２５４をセットする。

ナンド・ゲート２４６が指令ラッチ出力を受信すると、
これはィネィブル状態にさせられ、最後に受信されたデ
ータ語のメモリー２３９への書込みを許可する１頂蚤目
のビットを通過させ、ブランク・ラツチ２５４をセット
して並列−直列シフト・レジスタ２４０の出力がそれ以
上ナンド・ゲート２４１を通過することを阻止し、かつ
ＲＡＭ２３９の入力端子に論理１を強制する。指令ラツ
チ出力は、メモリー２３９の最初の２分の１の記憶場所
の全てが満されるまで〆モリー２３９に論理１を書込む
ように、書込みアドレツサ２３６にクロツク信号を与え
続けることをＣＯパルスにさせるデータ・アベイラブル
・ラツチ２３０をリセットすることを同様に阻止する。
ブランク・ラツチがセットされた後は、メモリー２３９
の５ビット・キヤラクタのいずれもブランクを表わすで
あろう。何故なら１６以上の２進数は印字を目的とする
場合はプランクであると解釈されるからである。ナンド
・ゲート２４４がカウント１１２信号を発生すると、こ
の出力が伝えられる全てのロジック回路はリセットされ
、かつ第６Ａ図の対応する端子に接続されている第６Ｂ
図の端子Ｅ６には１１２信号が現われる。

この出力信号は走査Ａ出力と結合され、ナンド・ゲート
２６１とロジック回路２６０を通過させられ、１１２と
ＧＯ信号が端子Ｅ２に現われる。ロジック２６０はしッ
ド・ラッチ２６３がレッド・ラッチ信号を発生するまで
は、作動することができない。この回路はペーパーとＩ
Ｊボン制御回路３２０から端子日８を介して入力を受信
し、もしレッド印字動作を起すべきであれば、印字動作
の始まる前にレッド・リボンが確実にセットされるよう
にする。一度この動作が停止すると、レッド・リボンが
使用されるべきであれば、１１２と○の信号が第６
Ｂ図のノア・ゲート２６２に与えられ、次の走査Ａパル
スでフリツプ・フロツプ２６５をトグルする。これは書
込みポインター・フリツプ・フロツブ２６６をセットし
、マルチブレクサ２３７−２３８を介して作動するフリ
ップ・フロップ２６６はメモリー２３９の最高位記憶ビ
ット場所を制御して、メモリー２３９をその初めの２分
の１の記憶場所からは読み出しを、かつその後の２分の
１の言己億場所には書込みを行うように条件づける。同
時に、フリツプ・フロップ２６５のＱ出力はノア・ゲー
ト２６７を経て、第６Ｃ図に示すィネィブル・プリント
・ラッチ２６６をセットする。この時点で、印字動作は
開始可能となる。イネイブル・プリント・ラツチ２６６
がセットされると、ィネィブル・プリントー信号が第６
Ｃ図の端子Ｆ３に発生させられる。

これは第６Ｄ図の対応する端子Ｆ３に伝えられ、ナンド
・ゲート２７０を作動させてフリップ・フロップ２７１
の○端子に出力を発生させる。走査Ａパルスが発生させ
られると、これは一対のインバータを経てラッチ２７２
に伝えられ、／ア・ゲート２７３を条件づけしてマッチ
信号を以下に述べる如く、第６Ｇ図のコラム・シフト・
レジスタ２７４に送る。走査Ａパルスはインバータを経
てＤフリツプ・フロップ２７１にもクロック信号として
作用し、フリップ・フロップ２７５のＤ端子に出力発生
させ、Ｃ準発生器２０２の次のＣＯパルスをそのクロッ
ク端子に受信するとき、ナンド・ゲート２７６をＣＯパ
ルスを通過させるように条件づけ、かつマルチプレクサ
を条件づけて端子Ｇ６にメモリー内のデータを読み出す
。フリップ・フロップ２７５の出力はノア・ゲート３１
３にも作用してナンド・ゲート３１２に信号を供給し、
ＰＯパルスを受けると該ナンド・ゲート３１２はコラム
・リセット信号を発生し、これをナンド・ゲート３１１
を経て端子Ｇ４に与える。コラム・シフト・レジスタ２
７４はこれによりリセットされる。ナンド・ゲート２８
１はナンド・ゲート２８２から信号を受信すると、Ｐ２
パルスを用いてコラム・クロック出力を発生し、第６Ｇ
図の直列−並列シフト・レジスタ２７４にクロツク信号
を受けて１を入力する。この信号は直列−並列シフト・
レジスタ２７４が一杯になった時に、端子Ｆ７に発生さ
せられ、コラム・フィニ信号と呼ばれる。ナンド・ゲー
ト２７６からのＣＯパルスは５ビット・カゥンタ２７７
のクロック端子に供給される。

これらのパルスはナンド・ゲート２７８にも与えられ、
該ナンド・ゲート２７８はパルスＰＩを受けて、読み出
しＰＩ出力を端子Ｇ８に発生させる。この信号は第６Ｂ
図の対応する端子に接続されて読み出しアドレッサ２７
９にクロック信号を送り、メモリー２３９の初めの半分
に前に記憶された情報を読み出し、これを端子Ｅ５を経
て第６Ｄ図の直列−並列シフト・レジスタ２８０に与え
、ドラム位置と比較させる。第６０図のナンド・ゲート
２７６からのＣＯパルスは端子Ｇ９にも与えられ、読み
出しＸＹクロック信号を形成して第６Ｃ図の対応する端
子からノア・ゲート２９０の入力端子に与えられる。

ノア・ゲート２９０の他の入力端子には第６Ｄ図のマル
チ・フェーズ・クロツク２５１から出力Ｐ３が与えられ
、端子Ｆ６には出力信号、即ち読み出しクロック信号を
提供する。この信号は第６０図の対応する端子Ｆ６から
クロック信号として直列−並列レジスタ２８０に与えら
れ、該レジス夕に端子Ｅ５のデータを入力する。５ビッ
ト・カウンタ２７７がカウント５に到達し、キヤラクタ
を構成している５ビットがメモリーから引出され、かつ
直列−並列シフト・レジスタ２８０に入力されたことを
示すと、該カウンタはナンド・ゲート２８１を経て端子
Ｇ７に、出力すなわちコラム・クロック信号を提供する
。

該カウンタはナンド・ゲート２９３と２９４を経て自己
のＩＪセット端子にも出力を与え、マルチ・フェーズ・
クロツク２５１からの出力Ｐ８によってリセツトされる
。５ビットがメモリーから全て引き出された時、マッチ
ャー２９２は直列−並列シフト・レジスタ２８０の出力
に現われたキャラクタとドラム・トレース回路２９１か
らのドラム位置出力とを比較して、マッチしていればコ
ラム・データ端子日３に１を発生させ、マッチしていな
ければ０を発生させる。

この情報は第６Ｇ図の対応する端子日３から並列−直列
シフト・レジスタ２７４の入力端子に伝えられる。端子
Ｇ７のコラム・クロック１入力は次に、この情報を直列
−並列シフト・レジスタ２７４にシフトする。メモリー
に記憶されたビットは引き続き読み出され、ドラム位置
と１時に５ビットづつ比較され、かつ第６Ｇ図の直列−
並列シフト・レジスタ２７４に初めに記憶されていたコ
ラム・フィニ信号が端子Ｆ７に発生させるまで、該シフ
ト・レジスタ２７４にマッチ信号と非マッチ信号は記憶
されつづける。

この端子Ｆ７の出力信号はＣＯパルスがそれ以上、第６
Ｄ図のナンド・ゲート２７６を通過するのを阻止し、さ
らに第６Ｂ図のナンド・ゲート３００‘こ端子日２から
与えられ、議出しアドレツサ２７９をリセットする。端
子Ｆ９に次に現われた走査Ｂパルスは第６０図のナンド
・ゲート３０１に与えられる。

すると端子ＨＩにはトリガー・ハンマー信号が発生し、
これは第６Ｇ図の対応する端子ＨＩに接続されているナ
ンド・ゲートをィネィブルし、直列−並列シフト・レジ
スタ２７４の出力をプリンタのハンマー駆動回路に伝え
る。直列−並列シフト・レジスタ２７４の出力はいずれ
も１であり、上述のナンド・ゲートを通過してハンマー
を起動して対応するキャラクタをプリンタ・ドラムに印
字する。

このようにして、プリンタ・ドラム上の１列のキヤラク
夕がメモリーに記憶されたデータと比較され、特定のハ
ンャーがたたかれる。完全な１行の印字を完了するため
には、ドラム上の１６列全部のキヤラクタがメモリー２
３９に記憶されたデータ語と比較されなければならない
。ドラムは次の位置に回転し、新たな１セットの走査Ａ
パルスと走査Ｂパルスを発生させ「比較動作を再び始め
る。

ハンマーを駆動した走査Ｂパルスはフリツプ・フロツブ
２７１と２７５をリセツトし、これらは走査カウンタ３
１０を増分する。次の走査Ａパルスが伝えれると、上述
の如き比較動作が始まる。プリンタ・ドラムの１６列全
部のキャラクタがメモリー１３９の初めの半分に記憶さ
れた情報と比較された後、走査カゥンタ３１川まカウン
ト１７の時に出力を発生する。このカウント１７信号は
ナンド・ゲート３１１を経て端子Ｇ４に伝えられ、対応
する第６Ｇ図の端子Ｇ４を経てリセット・コラム信号と
して直列−並列シフト・レジス夕２７４に伝えられ、こ
れをリセットする。カウント１７信号はナンド・ゲート
２７０にも与えられ、端子Ｆ３のィネイブル・プリント
信号がフリツプ・フロツプ２７１の○端子に伝わること
を阻止する。カウント１７信号は端子Ｇ５にも与えられ
、これは第６Ｅ図の対応する端子Ｇ５を経てペーパーと
ＩＪボン制御回路３２０１こ与えられ、該回路３２０に
プリンタのべーパ−を次の印字行まで送ることを許し、
かつリボンを制御させる。リボンが次の印字動作のため
に送られ、ペーパー持ち上げとべ−パー送りリールが新
しい印字のために増分ごせられた時に、ペーパーとりボ
ン制御回路３２０はリセツト・レッド−１信号を発生し
、第６Ａ図のレッド・ラツチ２６３をリセットし、かつ
端子日９にマスタ・クリア信号を発生させる。このマス
タ・クリア信号は第６Ｄ図の走査カウンタ３１０をリセ
ットし、第６Ｂ図のナンド・ゲート３００を経て、読み
出しアドレッサ２７９をリセツトし、さらに第６Ｃ図の
ィネィブル・プリント・ラツチ２６６をリセツトする。
レッド・ラッチ回路２６３がリセットされると、回路全
ての動作は停止し、次の印字動作を待つ。この印字動作
の間、メモリーの他の半分は上記した動作の通りに、か
つＲＡＭ２３９の初めの半分に関する印字動作の終りに
書込まれることが可能であり、印字動作はメモリーの他
の半分に関して開始することが可能である。この動作は
、クロック信号として走査Ａパルスを受けてフリップ・
フロップ２６５が次のクロツク・パルスを発生し、この
クロツク・パルスでリセツトされる書込みポインター・
フリップ・フロップ２６６の制御の下に行われる。入来
データをメモリーに書き込むためには数個の走査Ｂパル
スが必要であるが、１行についての完全なキャラクタ比
較動作は１個の走査Ａパルスの間に実行される。

複数個の走査Ｂパルスの間に、メモリーの半分は書込ま
れることが可能であり、複数個の走査Ａパルスの間に、
メモリーの他の半分は印字のために読み出されることが
可能である。図には多くのゲート、ラッチ及びフリップ
・フロップが端子ＰＣに接続されて示されている。

この端子ＰＣは印字制御回路に初めに電力が印加されて
いる場合、ゲート、ラッチ及びフリップ・フロツプの全
てをリセットするパワークリヤ端子である。

【図面の簡単な説明】

第１図は１つの中央処理装置と複数の遠隔ステーション
を含む通信方式のブロック・ダイヤグラムである。第２図は第１図の通信方式に用いられる中央処理装置と
遠隔ステーション間の複数の議のデータ伝送を示す。第
３図は複数ビットから成るアドレス語の一例を示す。第
４図は複数ビットから成るデータ語の一例を示す。第５
図−第５６図は中央処理装置とプリンタのそれぞれが具
備するュニバ−サル非同期送受信器（ＵＡＲＴ）の一例
を示す。第６図は第１図に示すプリンタ制御装置の一例
を一般的に示したブロック・ダイヤグラムである。第６
Ａ図−第６Ｇ図は第１図のプリンタ制御回路の詳細を示
す回路図である。第７Ａ図−第７Ｅ図はプリンタ制御回
路の動作のフロー・チャートである。第８図はプリンタ
制御回路のタイミング・チャートである。第９図は代表
的なロータリー・ドラム・プリンタのドラムのキヤラク
タ配列の一例を示す図である。図において、１００・・
・・・・中央処理装置、１０１……ＵＡＲＴ、１０
２……マイクロプロセッサ、１０３・・・・・・伝送
路、１０４…・・・ＵＡＲＴ「１０５・・・・・
・プリンタ制御回路、１０６……マスタ・クロツク、１
０７……スリー・フェーズ・クロツク、１０９・・・…
入力とエラー・チェック回路、１０８……シフト・レジ
ス夕、１１０……１５力ウン夕、１１０・・・・・・負
荷、２０１…・・・マルチ・フェーズ・クロツク、２０
３・・・・・・波形整形回路、２０６・・・・・・ＵＡ
ＲＴ、２０７・・・・・・アドレス・マッチ回路である
。付表ユニバーサル非同期送受信器ＡＯ：シフト・レジスタ出力端子、ＡＩ：カウント１５
出力端子、Ａ２：フェーズ１クロツク信号端子、Ａ３：
停止信号端子、Ａ４：１５カウン夕のカウント・リセッ
ト端子、Ａ５：ＵＡＲＴ負荷信号端子、Ａ６：ＵＡＲＴ
シフト・レジスタ・クリヤー端子、Ａ７：フェーズ２ク
ロツク信号端子、Ａ８：フェーズ３クロック信号端子、
Ａ９：インパートされたフェーズ３クロツク信号端子、
ＢＯ：マスター・クロック入力端子、ＢＩ：ＵＡＲＴシ
フト・レジスタ入力端子、Ｂ２：送信ゲート制御信号端
子、Ｂ３：シフト・レジスタ・クロツク端子、Ｂ４：ス
リー・フェーズ・カウンタ・リセット端子。プリンタ制御回路ＣＯ：マルチ・フェーズ・クロツクの
ＣＯパルス端子、ＣＩ：Ｒ３信号端子、Ｃ２：Ｒ１３信
号端子、Ｃ３：受信完了１信号端子、Ｃ４：エラー信号
端子、Ｃ５：受信完了０信号端子、Ｃ６：送信完了信号
端子、Ｃ７：Ｒ１信号端子、Ｃ８：Ｒ２信号端子、ＤＩ
：Ｒ８信号端子、Ｄ８：アドレス・マッチ０信号端子、
Ｄ９：アドレス・マッチー信号端子、ＥＯ：シフト・レ
ジスタ２４０出力端子、ＥＩ：レッド１信号端子、Ｅ２
：１１２とＧＯ信号端子、Ｅ３：シフト・レジスタ２４
０クロック端子、Ｅ４：Ｒ１２信号端子、Ｅ５：メモリ
ー２３９出力端子、Ｅ６：１１２信号端子、Ｅ７：受信
完了信号、自己アドレス１信号端子、Ｅ８：ィンバート
されたエラー信号端子、Ｅ９：指令フラグ・ラツチ出力
端子、ＦＯ：Ｒ３とＲ１２信号端子、ＦＩ：フリツプ・
フロツプ２６５と／ア・ゲート２６７の接続端子、Ｆ２
：ィネィブル・プリント０信号端子、Ｆ３：ィネイブル
・プリント１信号端子、Ｆ４：受信完了信号、自己アド
レス０信号端子、Ｆ５：イネィプル・メモリー信号端子
、Ｆ６：読み出しクロックＰ３一１信号様子、Ｆ７：コ
ラム・フィニ信号端子、Ｆ８：走査Ａ信号端子、Ｆ９：
走査Ｂ信号端子、ＧＯ：並列−直列シフト・レジスタ負
荷信号端子、ＧＩ：波形整形回路の出力端子、Ｇ３：Ｃ
Ｏ発生器２０２とペーパーとりボン制御回路の接続端子
、Ｇ４：コラム・レジスタ２７４のリセット端子、Ｇ５
：プリント・イネイブル信号端子、Ｇ６：ＸＹクロツク
読み出しィネィプル信号端子、Ｇ７：コラム・クロック
端子、Ｇ８：ＰＩ読み出し信号端子、Ｇ９：ＸＹクロッ
ク読み出し信号端子、ＨＩ：ハンマー・トリガー信号端
子、日２：ィンバートされたコラム・フィニ信号端子、
日３：コラム・データ端子、日４：ペーパーとりボン制
御回路３２０と走査カウンタ３１０の接続端子、日５：
リボン送給信号端子、日６：ペーパー持ち上げ信号端子
、日７：ペーパー送給信号端子、日８：レッド１・リセ
ット端子、日９：マスタ・クリヤー端子、ＫＩ：インバ
ートされたマスター・クリヤー端子、Ｋ２：Ｒ３とエラ
ー信号端子、Ｋ３：Ｒ８とエラー信号端子、ＰＩ：マル
チ・フェーズ・クロツク２５１の出力端子、Ｐ２：マル
チ・フーズ・クロツク２５１の出力端子、Ｐ３：マルチ
・フェーズ・クロック２５１の出力端子、Ｐ４：マルチ
・フェーズ・クロツク２５１の出力端子、Ｐ５：マルチ
・フェーズ・ク。ツク２５１の出力端子、Ｐ６：マルチ・フェーズ・クロ
ツク２５１の出力端子、Ｐ７：マルチ・フェーズ・クロ
ック２５１の出力端子、Ｐ８：マルチ・フェーズ・クロ
ツク２５１の出力端子、ＰＣ：パワー・クリヤー端子、
ＰａｐｅｒＦｅｅｄ：ペーパー送給完了指示信号端子、
Ｓ２：ステータス・スイッチ（全点ログ）、Ｓ３：ステ
ータス・スイッチ（ステータス・サマリー）、Ｓ４：ス
テータス・スイッチ（マラーム・サマリー）、Ｓ５：ス
テータス・スイッチ（ログ終了）、け，ｔｐ及び０：プ
リンタからのタイミング・パルス、Ｅｎ−１：エラー信
号端子、ＲＥＣＯＭ円：受信完了信号端子、ＳＣＯＭ円
：送信完了信号端子。ＦＩＧ．ｌＦ！Ｇ．２ＦＩＧ．３ＦＩＧ．４ＦＩＧ．９ＦＩＧ．５ＡＦＩＧ．５８ＦＩＧ．５ＣＦＩＧ．６ＢＦＩＧ．８ＦＩＧ．５０ＦＩＧ．５ＥＦＩＧ．５ＦＩＧ．６ＡＦＩＧ．６ＣＦＩＧ．６０ＦＩＧ．６ＦＩＧ．６ＥＦＩＧ．６ＦＦＩＧ．６６ＦＩＧ．７ＡＦＩＧ．７ＣＦＩＧ．７８ＦＩＧ．７０ＦＩＧ．７Ｅ

Claims

【特許請求の範囲】１共通の直列伝送路を経て複数の遠隔プリンタに接続
された中央処理装置は、先ず印字のために選択された全
てのプリンタのアドレスをシリアルに送信し、次に選択
された全てのプリンタによつて印字されるべきデータを
唯１回の伝送でシリアルに送信する装置を含み、上記
複数のプリンタのそれぞれは、シリアルに送信されたア
ドレスを受信する装置、それぞれのプリンタに関連する
特定的なアドレスを発生させるアドレス・フイールド装
置、前記アドレス・フイールド装置の特定的なアドレス
と中央処理装置から送信されたアドレスの１つとが一致
した場合にアドレス一致信号を発生するアドレス一致回
路、アドレス一致信号に応答して選択されたプリンタを
中央処理装置から送信されたデータの印字が行える状態
に条件づけ、かつこのプリンタが他のアドレスを受信し
てもこの状態を維持するラツチ装置、およびデータに応
答してデータの印字をプリンタに開始させる装置を含む
ことを特徴とするプリンタ制御方式。２特許請求の範囲第１項において、プリンタに印字を
開始させる装置は、データ語の少くとも１ビツトに応答
するロジツク回路を含むことを特徴とするプリンタ制御
方式。