JPS6038038B2 - Storage device - Google Patents
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- JPS6038038B2 JPS6038038B2 JP54026421A JP2642179A JPS6038038B2 JP S6038038 B2 JPS6038038 B2 JP S6038038B2 JP 54026421 A JP54026421 A JP 54026421A JP 2642179 A JP2642179 A JP 2642179A JP S6038038 B2 JPS6038038 B2 JP S6038038B2
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- 239000004065 semiconductor Substances 0.000 claims description 20
- 239000000696 magnetic material Substances 0.000 claims description 15
- 230000005415 magnetization Effects 0.000 claims description 11
- 239000012535 impurity Substances 0.000 claims description 5
- 230000015654 memory Effects 0.000 description 19
- 238000010586 diagram Methods 0.000 description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 230000004907 flux Effects 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- XUFQPHANEAPEMJ-UHFFFAOYSA-N famotidine Chemical compound NC(N)=NC1=NC(CSCCC(N)=NS(N)(=O)=O)=CS1 XUFQPHANEAPEMJ-UHFFFAOYSA-N 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 230000005355 Hall effect Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 229910002092 carbon dioxide Inorganic materials 0.000 description 1
- 239000001569 carbon dioxide Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 210000004709 eyebrow Anatomy 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
- H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
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- Computer Hardware Design (AREA)
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Description
【発明の詳細な説明】
本発明は記憶装置に関し、特に不揮発性の半導体記憶装
置に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a memory device, and particularly to a nonvolatile semiconductor memory device.
不揮発性の記憶装置としてはＭＮＯＳメモリ、ＦＡＭＯ
Ｓメモリ、アモルファスメモリ更には磁気バルブメモリ
等がある。Non-volatile storage devices include MNOS memory and FAMO.
There are S memory, amorphous memory, and magnetic valve memory.
ＭＮＯＳやＦＡＭＯＳメモリ素子は異種絶縁膜界面に電
荷をトラップすることにより記憶作用がなされるが、読
出しや書込み操作を繰り返えすと界面劣化現象が発生し
て特性が劣化すると共に長時間の記憶が困難である。ま
たアモルファス半導体メモリ及び磁気バルブ素子はアク
セスタイムが長く特に前者は情報消去のために大電流を
必要とする欠点がある。本発明の目的は記憶保持力が大
でかつ高信頼性を有しアモルファスメモリや磁気バルブ
メモリに比しアクセスタイムの短い新規な不揮発性の半
導体記憶装置を提供することである。MNOS and FAMOS memory devices perform memory functions by trapping charges at the interface of different types of insulating films, but repeated read and write operations cause interface deterioration, resulting in deterioration of characteristics and long-term storage. Have difficulty. Furthermore, amorphous semiconductor memories and magnetic valve elements have long access times, and the former in particular has the disadvantage of requiring a large current to erase information. SUMMARY OF THE INVENTION An object of the present invention is to provide a novel nonvolatile semiconductor memory device that has high memory retention, high reliability, and short access time compared to amorphous memory and magnetic valve memory.
本発明の半導体記憶装置においては、高抵抗の半導体層
にソース及びドレィン領域を形成し、これら領域間のチ
ャンネル領域において、このチャンネル領域の中方向の
導電度を制御するように複数のゲートを設け、このチャ
ンネル領域を通る磁束を生ぜしめるようにチャンネル近
傍に磁性体を設けるようにした構成である。In the semiconductor memory device of the present invention, source and drain regions are formed in a high-resistance semiconductor layer, and a plurality of gates are provided in a channel region between these regions so as to control conductivity in the middle direction of this channel region. , a magnetic material is provided near the channel so as to generate a magnetic flux passing through the channel region.
かかる構成において複数のゲート電極に順次選択的にゲ
ート信号を印加してチャンネル領域の中方向に高導電性
領域が連続して移動するように制御し、これにより等価
的に電流がチャンネル中方向に流れたことになり、その
結果この等価電流と鎖交する磁束との相互作用により、
これら電流及び磁束に対して直角な方向すなわちソース
、ドレィン間に誘起々電力が発生することを利用し、こ
の起電力の方向により記憶情報の読出しを行うことを特
徴とする。この記憶情報の書込みは、磁性体を磁化する
ことによりなされるが、“１”か“０”かの判別は磁性
体の磁化方向すなわち等価電流と鎖交する磁束方向によ
りなすことが可能である。以下本発明について図面を用
いて説明する。In this configuration, gate signals are sequentially and selectively applied to the plurality of gate electrodes to control the highly conductive region to continuously move toward the center of the channel region, thereby equivalently causing current to move toward the center of the channel. As a result, due to the interaction between this equivalent current and the interlinking magnetic flux,
The device is characterized in that it utilizes the fact that induced electromotive force is generated in a direction perpendicular to these currents and magnetic fluxes, that is, between the source and the drain, and reads stored information based on the direction of this electromotive force. Writing of this memory information is done by magnetizing the magnetic material, but it is possible to determine whether it is "1" or "0" based on the magnetization direction of the magnetic material, that is, the direction of the magnetic flux interlinking with the equivalent current. . The present invention will be explained below with reference to the drawings.
・第１図は本発明の１実施例を示す図であり、ＡはＢ及
びＣに示すＢ−Ｂ線及びＣ−Ｃ線断面図であり、Ｃは磁
性体及びその磁化手段を除去した場合の平面図である。
図において、高低抗のＰ型半導体基板１の一主面におい
てボロン等を選択拡散してＮ型の高濃度のソース及びド
レィン領域３及び４が設けられている。これら不純物領
域３及び４間がチャンネル領域となるもので、この表面
にチャンネル長（Ｌで示す）の全長に亘つて順次近接し
た複数の溝５が、例えばＨＦ一日Ｎ０３系のエッチャン
トを用いてエッチングにより形成されている。そして、
当該溝５の各々にゲート絶縁膜６を被着形成してその上
にそれぞれ多結晶シリコン（以下ポリシリコンと称す）
によるゲート電極７ａ，７ｂ，７ｃ及び７ｄが形成され
、そして全面に絶縁勝が被着形成される。・Figure 1 is a diagram showing one embodiment of the present invention, A is a cross-sectional view taken along the lines B-B and C-C shown in B and C, and C is the case where the magnetic material and its magnetization means are removed. FIG.
In the figure, N-type high-concentration source and drain regions 3 and 4 are provided by selectively diffusing boron or the like on one main surface of a P-type semiconductor substrate 1 with high and low resistance. The area between these impurity regions 3 and 4 becomes a channel region, and on this surface, a plurality of grooves 5 are formed successively close to each other over the entire length of the channel length (indicated by L) using, for example, an HF-N03-based etchant. It is formed by etching. and,
A gate insulating film 6 is deposited on each of the grooves 5, and polycrystalline silicon (hereinafter referred to as polysilicon) is deposited on each gate insulating film 6.
Gate electrodes 7a, 7b, 7c and 7d are formed, and an insulating layer is deposited over the entire surface.
チャンネル領域を被って磁性体８例えば二酸化ク。ム、
二酸化第二鉄等が蒸着等により選択的に形成されている
。この磁性体８を取り囲むようにポリシリコン９が設け
られ、全体が保護膜としての酸化膜１０により被われる
構造となっている。かかる構成において、４個のゲート
電極７ａ〜７ｄに第２図に示す如き４相のゲートパルス
が，〜が４を順次印加すると、先ずヂ，が高レベルの時
点においてゲート７ａの直下のチャンネル表面に反転層
が形成され、この部分の導電度が他のチャンネル表面に
比し著しく高くなり、よって負の電荷がチャージアップ
されることになる。A magnetic material 8, such as carbon dioxide, is applied over the channel region. Mu,
Ferric dioxide or the like is selectively formed by vapor deposition or the like. Polysilicon 9 is provided so as to surround magnetic material 8, and the entire structure is covered with oxide film 10 as a protective film. In this configuration, when four-phase gate pulses as shown in FIG. An inversion layer is formed on the surface of the channel, and the conductivity of this portion is significantly higher than that of the other channel surfaces, so that negative charges are charged up.
次に〆２が高レベルになると、ゲート７ｂの直下に反転
層が生じ、よって見かけ上、ゲート７ａから７ｂへ負電
荷が転送されたことになる。か）るゲートパルスが・〜
が４ の１サイクルによって負電荷がゲート７ａから７
ｄまですなわちチャンネル中Ｗ方向に連続して移動した
ことになり、等価的に電流が逆方向に流れたことになる
。よって、磁性体８の磁化方向が例えばＮ極若しくはＳ
が下側すなわちチャンネル対向面にある如き場合には、
いわゆるホール効果により、ソースドレィン間に起電力
が発生し、この磁束の向きにより起電力の方向が異なる
ことになる。従ってこの誘起起電力をソース、ドレィン
間から導出することで読み出し可能となるとが判る。こ
）で磁性体８から高抵抗半導体１中に入り込む磁束数は
僅少である上に、チャンネル抵抗による内部損失のため
に、起電力は極めて小となり、よって議取り手段として
は何らかのセンスアンプが必要となるが、ゲートパルス
を繰返し印加して感度を上げたり、またチャンネルと鎖
交する磁束数を実質的に増大すべ〈、図の如く、チャン
ネルに溝を設けてチャンネル実効面積を大とするのが良
い。Next, when 〆2 becomes high level, an inversion layer is generated directly under the gate 7b, and therefore, it appears that negative charges are transferred from the gate 7a to the gate 7b. The gate pulse is...
By one cycle of 4, negative charges are transferred from gate 7a to gate 7.
This means that the current has moved continuously up to d, that is, in the direction of W in the channel, and equivalently, the current has flowed in the opposite direction. Therefore, the magnetization direction of the magnetic body 8 is, for example, N pole or S pole.
is on the lower side, that is, on the surface facing the channel,
Due to the so-called Hall effect, an electromotive force is generated between the source and drain, and the direction of the electromotive force varies depending on the direction of this magnetic flux. Therefore, it can be seen that reading is possible by deriving this induced electromotive force from between the source and drain. In this case, the number of magnetic fluxes entering the high-resistance semiconductor 1 from the magnetic body 8 is small, and the electromotive force is extremely small due to internal loss due to channel resistance, so some kind of sense amplifier is required as a means of negotiation. However, it is necessary to increase the sensitivity by repeatedly applying gate pulses, or to substantially increase the number of magnetic fluxes interlinking with the channel. is good.
第３図は、第１図に示したＭＯＳ（メタルオキサイドセ
ミコンダクタ）型のＦＥＴメモリ素子１１を用いて議出
し回路を構成した場合の回路図であり、単に２ビットの
部分のみを示すが多行多列のマトリックス構造としうろ
ことは明白である。FIG. 3 is a circuit diagram when an output circuit is constructed using the MOS (metal oxide semiconductor) type FET memory element 11 shown in FIG. The multi-row matrix structure and scales are obvious.
図に示すように、ＭＯＳ型メモリ素子１１のソース３を
接地し、ドレィンを増中用センスアンプとしてのＭＯＳ
トランジスタＱ，のゲートに穣続する。このトランジス
タＱ，のドレイン出力をスイッチングトランジスタＱ２
を介してリードラインへ連結するもので、このトランジ
スタＱ２のオンオフをロ−セレクトライン信号により行
う。また増中用トランジスタＱ，のドレイン負荷Ｒ，と
ドレィン端子との間には、ローセレクト信号によりオン
オフされるスイッチング素子Ｑが設けられている。他の
メモリトランジスタについても同様の構成となっている
。メモリトランジスタ１１のゲート電極７に第２図に示
した４相ゲートパルスを印放することにより磁性体の磁
化方向に依存してソース及びドレィン間に起電力が発生
するから、ドレイン４の電圧を、選択信号によりトラン
ジスタＱ２，Ｑ３をオンせしめて増中用トランジスタＱ
，により増中して取り出し、リードラインへ出力するも
のである。As shown in the figure, the source 3 of the MOS type memory element 11 is grounded, and the drain is connected to the MOS type memory element 11 as a sense amplifier.
It is connected to the gate of transistor Q. The drain output of this transistor Q is connected to the switching transistor Q2.
The transistor Q2 is connected to the read line via the low select line signal, and the low select line signal turns on and off the transistor Q2. Further, a switching element Q that is turned on and off by a low select signal is provided between the drain load R and the drain terminal of the increasing transistor Q. Other memory transistors have similar configurations. By applying the four-phase gate pulse shown in FIG. 2 to the gate electrode 7 of the memory transistor 11, an electromotive force is generated between the source and drain depending on the magnetization direction of the magnetic material. , transistors Q2 and Q3 are turned on by the selection signal to increase the number of transistors Q
, to take out the data and output it to the lead line.
このときゲートクロツクパルスを２け日２とすると、メ
モリトランジスタ１１のソース、ドレイン間に誘起され
てチャージアップされ、これが増中トランジスタＱ，を
動作させるに十分なしベルとなるまで数１０仏ｓｅｃ必
要とする。これは通常のＭＯＳ−ＲＡＭやＲＯＭほどの
高速性はないにしても、磁気バルブメモリよりも高速性
を有することになる。尚、図中トランジスタＱを設けて
ローセレクト信号印加時のみトランジスタＱ，に直流電
流を流すようにして消費電流を削減したが、当該トラン
ジスタＱ３は省略してもさしつかえないことは明白であ
る。At this time, if the gate clock pulse is set to 2, a charge is induced between the source and drain of the memory transistor 11, and it takes several tens of seconds until it reaches a level sufficient to operate the increasing transistor Q. I need. Although this is not as fast as normal MOS-RAM or ROM, it is faster than magnetic valve memory. Although the transistor Q in the figure is provided to allow direct current to flow through the transistor Q only when a low select signal is applied to reduce current consumption, it is clear that the transistor Q3 may be omitted.
また、メモリトランジスタ１１としてはいわゆるＮチャ
ンネルＭＯＳタイプとしたが、Ｐチャンネルタイプとし
てもよく、またゲート電極を４個としたがこれに限定さ
れることなく種々改変可能である。第４図は書込み回路
の１例を示す図であり、１ビット分についてのみ示す。Further, although the memory transistor 11 is of a so-called N-channel MOS type, it may be of a P-channel type, and although the number of gate electrodes is four, it is not limited thereto and can be modified in various ways. FIG. 4 is a diagram showing one example of a write circuit, and only one bit is shown.
すなわちライトデータビット線を“１”又は“０”とし
てトランジスタＱ４若しくはＱ５を選択的に導通せしめ
コラムデコーダ１２へ“１”又は“０”の書込みデータ
を送る。コラムデコーダ１２においてスイッチングトラ
ンジスタの１つＱ６を選択してオンし書込み行線１３を
“１”又は“０”とする。このとき同時にローセレクト
ラインを“１”としてスイッチングトランジスタＱ７を
オンさせてメモリトランジスタの磁性体８を取り囲むポ
リシリコン９を“１”又は“０”とする。このポリシリ
コンの１端は接地されているから、“１”又は“０”に
応じてそれに流れる電流方向が定まり、よって磁性体８
の磁化方向が決定される。その結果“１”又は“０”が
その磁化方向により記憶されたことになる。第５図は本
発明の他の実施例を示す図であり、Ｊ−ＦＥＴ（ジヤン
クション型電界効果トランジスタ）タイプの場合を示す
。That is, the write data bit line is set to "1" or "0", transistor Q4 or Q5 is selectively made conductive, and write data of "1" or "0" is sent to column decoder 12. In the column decoder 12, one of the switching transistors Q6 is selected and turned on to set the write row line 13 to "1" or "0". At the same time, the low select line is set to "1", the switching transistor Q7 is turned on, and the polysilicon 9 surrounding the magnetic body 8 of the memory transistor is set to "1" or "0". Since one end of this polysilicon is grounded, the direction of the current flowing there is determined depending on whether it is "1" or "0", and therefore the magnetic body 8
The magnetization direction of is determined. As a result, "1" or "0" is stored depending on the magnetization direction. FIG. 5 is a diagram showing another embodiment of the present invention, and shows the case of a J-FET (junction field effect transistor) type.
図のＣは平面図、Ｄは磁性体及びその磁化手段を除いた
平面図、ＡはＣ及びＤのＣ′−Ｃ′及びＤ′一Ｄ′線断
面図、ＢはＣ及びＤのＣ−Ｃ及びＤ−Ｄ線断面図である
。高抵抗Ｎ型半導体基板２１の−主表面にボロン等を綿
状に選択拡散して得られた高濃度のＰ型不純物領域２２
ａ，２２ｂ，２２ｃ及び２２ｄと、これら綿状領域２２
ａ〜２２ｄを囲むように同様に形成された高濃度Ｐ型不
純物領域２３が設けられている。この基板２１の表面に
ェピタキシヤル成長層である高抵抗のＮ型層が設けられ
、前記の綿状領域と直交する方向に互いに対向して高濃
度のＮ型のソース及びドレィン領域２４及び２５が形成
されている。このソース及びドレイン領域と、これら領
域間のチャンネル領域とを取り囲みかつ先の綿状領域が
露出するような溝をェピタキシャル層に選択エッチング
により設けて、いわゆるメサェツチングを施しもってメ
サ状領域２６が形成される。そしてポリシリコンにより
第１層目配線をなし、ソース及びドレィン電極配線２７
，２８更にはゲート制御電極配線２９ａ，２９ｂ，２９
ｃ及び２９ｄが設けられる。そして絶縁膜を介して第２
眉目配線をポリシリコンで形成して磁化手段としての制
御線３０を設け、その制御線３０に取囲まれるように磁
性体３１が蒸着等にて付着形成して設けられる。In the figure, C is a plan view, D is a plan view excluding the magnetic material and its magnetization means, A is a cross-sectional view of C and D along lines C'-C' and D'-D', and B is a C--C of C and D. It is a sectional view taken along lines C and D-D. A highly concentrated P-type impurity region 22 obtained by selectively diffusing boron or the like in a cotton-like manner on the negative main surface of a high-resistance N-type semiconductor substrate 21
a, 22b, 22c and 22d, and these cotton-like regions 22
A similarly formed high concentration P type impurity region 23 is provided so as to surround a to 22d. A high-resistance N-type layer, which is an epitaxial growth layer, is provided on the surface of this substrate 21, and high-concentration N-type source and drain regions 24 and 25 are formed facing each other in a direction perpendicular to the cotton-like region. has been done. A mesa-like region 26 is formed by selectively etching a trench in the epitaxial layer that surrounds the source and drain regions and the channel region between these regions and exposes the tip of the cotton-like region. be done. Then, the first layer wiring is made of polysilicon, and the source and drain electrode wiring 27
, 28 and further gate control electrode wirings 29a, 29b, 29
c and 29d are provided. Then, the second
Eyebrow wiring is formed of polysilicon to provide a control line 30 as a magnetizing means, and a magnetic material 31 is attached and formed by vapor deposition or the like so as to be surrounded by the control line 30.
か）る構成において、ゲート電極配線２９ａ〜２９ｄに
第２図に示すゲートパルスジ・〜が４の逆極性のパルス
を順次印加することにより、Ｐ型の高濃度不純物領域２
２ａ〜２２ｄがゲート電極として作用し、高抵抗のＮ型
半導体層中における空乏層の中を制御してメサ状領域２
６の表面のチャンネル領域の導電度をコントロールする
ものである。In this configuration, the P-type high concentration impurity region 2 is formed by sequentially applying pulses of opposite polarity with gate pulses 4 to 4 shown in FIG. 2 to the gate electrode wirings 29a to 29d.
2a to 22d act as gate electrodes and control the inside of the depletion layer in the high resistance N-type semiconductor layer to form the mesa-shaped region 2.
This controls the conductivity of the channel region on the surface of 6.
第６図は第５図の装置の動作原理を説明する図であり、
Ａはゲート電極２２ａ〜２２ｄのいずれにもゲート信号
が印加されていない場合の空乏層の状態を示すもので点
線で示す。FIG. 6 is a diagram illustrating the operating principle of the device shown in FIG. 5,
A indicates the state of the depletion layer when no gate signal is applied to any of the gate electrodes 22a to 22d, and is indicated by a dotted line.
Ｂは第１番目のゲート２２ａに“０”、他のゲートに“
１”のパルスを印加した時の空乏層の変化を示すもので
、ゲート電極２２ａの上部のチャンネル部にのみ電子密
度の高い領域３２が生じる。次にゲート２２ｂに“０”
、他のゲートに“１”の信号を印加すると、Ｃに示す如
き空乏層が生じ、当該電子密度の高い領域３２がゲート
２２ｂの上部チャンネルのみに生じる。か）る状態が順
次繰返えされると、Ｄ，Ｅに示すように電子密度の高い
領域３２が連続して移動し、もって等価的に電流がチャ
ンネル中Ｗ方向に流れたことになる。その結果、先の実
施例において説明した如く、磁性体３１の磁化方向に依
存してソース及びドレィン領域２４及び２５間に起電力
が発生することになる。B is "0" in the first gate 22a and "0" in the other gates.
This shows the change in the depletion layer when a pulse of "1" is applied, and a region 32 with high electron density is generated only in the upper channel part of the gate electrode 22a.Next, a "0" pulse is applied to the gate 22b.
, when a signal of "1" is applied to the other gates, a depletion layer as shown in C is generated, and the region 32 with high electron density is generated only in the upper channel of the gate 22b. When the above conditions are repeated one after another, the region 32 with high electron density moves continuously as shown in D and E, and current equivalently flows in the W direction in the channel. As a result, as explained in the previous embodiment, an electromotive force is generated between the source and drain regions 24 and 25 depending on the magnetization direction of the magnetic body 31.
従って、当該メモリ素子を第３図及び第４図に示す回路
構成により情報の読出し及び書込みが可能となることが
判る。尚、当該実施例においてもゲート数を４個とした
がこれに限定されるものではなく、またＮチャンネルＪ
−ＦＥＴ構造としたがＰチャンネルＪ−ＦＥＴ構造とし
てもよい。Therefore, it can be seen that information can be read and written to the memory element using the circuit configuration shown in FIGS. 3 and 4. Although the number of gates is four in this embodiment, it is not limited to four, and the number of gates is not limited to four.
-FET structure, but a P-channel J-FET structure may also be used.
本発明によれば、保持時の消費電力は全くなく、零とす
ることが可能となり、その保持情報は磁性体の磁化のみ
であるから、他のＭＮＯＳやＦＡＭＯＳに比し長時間の
保持が可能であり高信頼性の記憶装置が得られる。According to the present invention, there is no power consumption during holding, which can be reduced to zero, and since the held information is only the magnetization of the magnetic material, it is possible to hold for a longer time than other MNOS and FAMOS. Therefore, a highly reliable storage device can be obtained.
またＦＡＭＯＳの如く、消去のために紫外線や高電圧を
用いる必要がない利点もある。Another advantage is that unlike FAMOS, there is no need to use ultraviolet light or high voltage for erasing.
第１図は本発明の１実施例を示す図であり、Ｂは平面図
、Ｃは磁性体等を除去した平面図、ＡはＢ及びＣのＢ−
Ｂ及びＣ−Ｃ線断面図、第２図はゲート信号パルス波形
図、第３図は記憶装置の読出し回路図、第４図は記憶装
置の書込み回路図、第５図は本発明の他の実施例を示す
図であり、Ｃは平面図、Ｄは磁性体等を除去した平面図
、ＡはＣ及び○のＣ′−Ｃ′及びＤ′−〇線断面図、Ｂ
はＣ及びＤのＣ−Ｃ及びＤ−Ｄ線断面図、第６図は第５
図の装置の動作を説明する図である。
主要部分の符号の説明、１，２１・・・・・・半導体基
板、３，２４・・・・・・ソース領域、４，２５・・・
・・・ドレィン領域、７，２２・・・・・・ゲート電極
、８，３１・・・・・・磁性体、９，３０・…・・磁化
用ポリシｌｉコン、２６・・・・・・メサ状領域。
第１図
第２図
第３図
第４図
第６図
第５図FIG. 1 is a diagram showing one embodiment of the present invention, B is a plan view, C is a plan view with magnetic materials etc. removed, and A is a B- of B and C.
2 is a gate signal pulse waveform diagram, FIG. 3 is a read circuit diagram of the memory device, FIG. 4 is a write circuit diagram of the memory device, and FIG. 5 is a diagram of another embodiment of the present invention. FIG. 2 is a diagram showing an example, where C is a plan view, D is a plan view with magnetic materials etc. removed, A is a cross-sectional view of C and ○ along lines C'-C' and D'-○, and B is a diagram showing an example.
are cross-sectional views of C and D along lines C-C and D-D, and Figure 6 is a cross-sectional view of
FIG. 3 is a diagram illustrating the operation of the device shown in the figure. Explanation of symbols of main parts: 1, 21... semiconductor substrate, 3, 24... source region, 4, 25...
...Drain region, 7,22...Gate electrode, 8,31...Magnetic material, 9,30...Polysilicon for magnetization, 26... Mesa-like area. Figure 1 Figure 2 Figure 3 Figure 4 Figure 6 Figure 5
Claims (1)
られたソース及びドレイン領域と、前記ソース及びドレ
イン領域間のチヤンネル領域においてこのチヤンネル領
域の巾方向の導電度を制御するように設けられた複数の
ゲート電極と、前記チヤンネル領域近傍に設けられた磁
性体とを含むことを特徴とする記憶装置。 ２ 前記ゲート電極は前記チヤンネル領域表面において
ゲート絶縁膜を介して順次近接して設けられていること
を特徴とする特許請求の範囲第１項記載の記憶装置。 ３ 前記チヤンネル領域表面において、このチヤンネル
領域の全長に沿つて順次近接して複数の溝か形成されて
おり、前記溝の各々に前記ゲート電極が設けられている
ことを特徴とする特許請求の範囲第２項記載の記憶装置
。 ４ 前記半導体層は高抵抗のメサ状領域を含んでおり、
前記チヤンネル領域は前記メサ状領域の表面であり、前
記ゲート電極は前記チヤンネル領域と対向するように前
記半導体層中に設けられこの半導体層と逆導電型の低抵
抗の複数の不純物領域よりなることを特徴とする特許請
求の範囲第１項記載の記憶装置。 ５ 高抵抗の半導体層と、前記半導体層の一主面に設け
られたソース及びドレイン領域と、前記ソース及びドレ
イン領域間のチヤンネル領域においてこのチヤンネル領
域の巾方向の導電度を制御するように設けられた複数の
ゲート電極と、前記チヤンネル領域近傍に設けられた磁
性体と、前記磁性体を所望方向に磁化する磁化手段とを
含むことを特徴とする記憶装置。 ６ 高抵抗の半導体層と、前記半導体層の一主面に設け
られたソース及びドレイン領域と、前記ソース及びドレ
イン領域間のチヤンネル領域においてこのチヤンネル領
域の巾方向の導電度を制御するように設けられた複数の
ゲート電極と、前記チヤンネル領域近傍に設けられ所定
方向に磁化された磁性体と、前記チヤンネル領域の巾方
向に高導電性領域が連続して移動するように前記ゲート
電極の夫々に順次ゲート信号を印加するゲート信号印加
手段とを含み、前記ソース及びドレイン領域間に発生す
る電位差により記憶内容を読み取ることを特徴とする記
憶装置。[Scope of Claims] 1. A high-resistance semiconductor layer, a source and drain region provided on one main surface of the semiconductor layer, and conductivity in the width direction of the channel region between the source and drain regions. What is claimed is: 1. A storage device comprising: a plurality of gate electrodes provided to control the channel region; and a magnetic material provided near the channel region. 2. The memory device according to claim 1, wherein the gate electrodes are provided successively close to each other on the surface of the channel region with a gate insulating film interposed therebetween. 3. Claims characterized in that on the surface of the channel region, a plurality of grooves are formed successively close to each other along the entire length of the channel region, and each of the grooves is provided with the gate electrode. The storage device according to item 2. 4. The semiconductor layer includes a high-resistance mesa-shaped region,
The channel region is a surface of the mesa-shaped region, and the gate electrode is provided in the semiconductor layer so as to face the channel region, and includes a plurality of low-resistance impurity regions having a conductivity type opposite to that of the semiconductor layer. A storage device according to claim 1, characterized in that: 5 A high-resistance semiconductor layer, a source and drain region provided on one main surface of the semiconductor layer, and a channel region between the source and drain regions provided to control conductivity in the width direction of the channel region. 1. A storage device comprising: a plurality of gate electrodes; a magnetic body provided near the channel region; and magnetization means for magnetizing the magnetic body in a desired direction. 6 A high-resistance semiconductor layer, a source and drain region provided on one main surface of the semiconductor layer, and a channel region between the source and drain regions provided to control conductivity in the width direction of the channel region. a plurality of gate electrodes, a magnetic material provided in the vicinity of the channel region and magnetized in a predetermined direction, and a highly conductive region continuously moving in the width direction of the channel region. 1. A memory device, comprising gate signal applying means for sequentially applying gate signals, and reading stored contents by a potential difference generated between the source and drain regions.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54026421A JPS6038038B2 (en) | 1979-03-07 | 1979-03-07 | Storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54026421A JPS6038038B2 (en) | 1979-03-07 | 1979-03-07 | Storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55118682A JPS55118682A (en) | 1980-09-11 |
| JPS6038038B2 true JPS6038038B2 (en) | 1985-08-29 |
Family
ID=12193056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54026421A Expired JPS6038038B2 (en) | 1979-03-07 | 1979-03-07 | Storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6038038B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6140139A (en) * | 1998-12-22 | 2000-10-31 | Pageant Technologies, Inc. | Hall effect ferromagnetic random access memory device and its method of manufacture |
-
1979
- 1979-03-07 JP JP54026421A patent/JPS6038038B2/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55118682A (en) | 1980-09-11 |
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