JPS603774A - System controller - Google Patents
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- JPS603774A JPS603774A JP11310683A JP11310683A JPS603774A JP S603774 A JPS603774 A JP S603774A JP 11310683 A JP11310683 A JP 11310683A JP 11310683 A JP11310683 A JP 11310683A JP S603774 A JPS603774 A JP S603774A
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- JP
- Japan
- Prior art keywords
- access request
- circuit
- memory
- signal
- output
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、システム制御装置におけるメモリの構成制舊
１に関する。特に複数の処理装置からのアクセス要求に
より優先順位の判定を行ってメモリをアクセスし、この
メモリからの応答信号を受取って動作確認を行うシステ
ム制御装置にｒ！Ａ−ｉるものである。DETAILED DESCRIPTION OF THE INVENTION [Technical field to which the invention pertains] The present invention relates to memory configuration control 1 in a system control device. In particular, the r! A-i.
従来この種のシステム制御装置は、メモリをシステムに
絹込んだりシステムから切離す＃（合に構ｒ＋Ｖフリッ
プフロップ（以下、Ｆ／Ｆという）を設け、この構成Ｆ
／Ｆのセットまたはリセットによりそれぞれ組込みまた
ｉｌ：切離しを行っていた。より具体的に述べると、構
成Ｆ／Ｆがセットされていると、メモリからの応答信号
をシステム制御装置Ｆｉ′ｔ、を受付け、リセットされ
ていると、受付けないという制御を行っていた。なお複
数のメモリがある場合には複数の構成Ｆ／Ｆにより制御
していた。Conventionally, this type of system control device has been equipped with a flip-flop (hereinafter referred to as F/F) for inserting or disconnecting memory from the system.
Incorporation or il:dissociation was performed by setting or resetting /F, respectively. More specifically, control is performed such that when the configuration F/F is set, the system control device Fi't accepts a response signal from the memory, and when it is reset, it is not accepted. Note that when there are multiple memories, control is performed using multiple F/Fs.
一方前記構成Ｆ／ｖのセント、リセットは、処理装置か
らのアクセス要求とは無関係にセット、リセットされて
いた。このため構ＨＭ Ｆ／Ｆのセット、リセット指示
の前に出されたアクセス要求がシステム処理装置の中で
待ち合せている間にセットリセット指示が到来すると、
期待しているものとは異なる結果を処理装置に戻す結果
となった。より具体的に述べると、アクセス要求が待ち
合せているときに構成Ｆ／ＦがＯ”から１″に変わると
、本来はシステムに組込まれてないメモリにアクセスし
たために構成Ｆ／Ｆ”０″のエラーの応答が戻らなけれ
ばならないのに対し、待ち合せでいる間に構成ｉｒ／ｒ
がセットされてしまうためメモリをアクセスしてしまい
、その結果をシステム制御装置を経由して処理装置に戻
す仁とになる。ｆ１ζ成Ｆ／Ｆをリセットする場合も同
様である。On the other hand, the cent and reset of the configuration F/v were set and reset regardless of the access request from the processing device. Therefore, if the set/reset instruction arrives while the access request issued before the HM F/F set/reset instruction is waiting in the system processing unit,
This resulted in a different result being returned to the processing unit than expected. To be more specific, if the configuration F/F changes from O" to 1" while an access request is waiting, the configuration F/F "0" changes due to accessing memory that is not originally built into the system. The configuration ir/r while in rendezvous should return an error response.
is set, the memory is accessed and the result is returned to the processing unit via the system control unit. The same applies when resetting the f1ζ-forming F/F.
前記問題のあるために、従沫、はメモリの構成、を変更
するときに社、上記矛盾を起さないようにメモリの構成
の変更を行うソフトウェアとメモリをアクセスするソフ
トウェアの間で同期をとったり、上記矛盾が起っても無
視するようにソフトウェアおよびハードウェアを構成、
したりした。このためソフトウェアを複雑にしたり、ハ
ードウェアを複雑にしたりする欠点があった７
〔発明の目的〕
氷結明け、手記欠点を解決するもので、ｌソフトウェア
およびハードウェアな複合にすることなく、アクセス要
求中はメモリの構成変更を行うことのないシステム制御
装ｇｑを提供することにある。Due to the above problem, when changing the memory configuration, it is necessary to synchronize the software that changes the memory configuration and the software that accesses the memory to avoid the above conflicts. , configure software and hardware to ignore any of the above conflicts,
I did it. This has the disadvantage of complicating the software and complicating the hardware.7 [Objective of the Invention] This invention solves the disadvantages of complicating the software and hardware. The main objective is to provide a system control device gq that does not require changing the memory configuration.
本発明は、複紗の処理装置からのアクセス要求により優
先１ｆ！＋位の判定を行ってメモリをアクセス（〜、メ
モリからの応答信号を受取って動作確認ケ行うシステム
制御装置において、次の手段を備えたことを％徴とする
。The present invention gives priority to 1f! based on the access request from the composite gauze processing device! In a system control device that performs +-order judgment and accesses the memory (~, receives a response signal from the memory and confirms the operation), it is considered to be equipped with the following means.
０゛４′″１゛１″゛５ （７） −７１＋ ７ ′’
ＪＣｄ”１９ Ｎ ｎ 。0゛4'''1゛1''゛5 (7) -71+ 7''
JCd”19 N n.
たすべてのアクセス要求がメモリ金アクセス □し最後
のアクセス要求の応答信号がメモリから戻る捷での期間
をアクセス要求中として検出する手段、
■ 外部かＣつのメモリの組込み・や切離（７を指示す
る構成変更指示信号により各処理装置の次のアクセス要
求を抑止する手段、
■ アクセス要求中を検出したとき構成変更指示信号を
抑止する手段。□Means for detecting the period when the response signal of the last access request returns from the memory as an access request; Means for suppressing the next access request from each processing device by the instructing configuration change instruction signal; (2) Means for suppressing the configuration change instruction signal when it is detected that an access request is in progress;
次に本発明の実施例について図面を装器して詳細に説明
する。Next, embodiments of the present invention will be described in detail with reference to the drawings.
図は本発明実施例システム制御装置のブロック構成図で
ある。図において、ｌはアンド回路であって、図示しな
い処理装置からのアクセス要求信号ａとＶ記の構成変更
指示Ｆ／Ｆ ２のコンブリメント出力との論理積をとる
。このアンド回路１の出力はアクセス要求Ｆ／Ｆ ３に
接続される。このアクセス要求１７Ｆ３はアンド回路１
の出力でセットされ、ノット回路４の出力によりリセッ
トされる。The figure is a block diagram of a system control device according to an embodiment of the present invention. In the figure, l is an AND circuit which takes the logical product of the access request signal a from a processing device (not shown) and the concomitant output of the configuration change instruction F/F 2 in V. The output of this AND circuit 1 is connected to the access request F/F 3. This access request 17F3 is AND circuit 1
It is set by the output of the NOT circuit 4, and reset by the output of the NOT circuit 4.
このアクセス要求Ｆ／Ｆ ３のトルー出力には濠先ＪＩ
Ｆｉ位制御回路５が接続される。この制御回路５の入力
には他装置からのアクセス要求Ｆ／Ｆのトルー出力（図
示せず、）が接続される。優先順位制御回路５ｔよバン
クビジーのチェ７りと、優先順位の判定を行い、パスし
たメモリアクセス要求４１号ｄを出力する。図では他装
置からのアクセス要求のパスした信号―、省−）ラシて
いる。優先順位制御回路５の出力は分岐し２てパス１７
たメモリアクセス歎求信号ｔｉｉ反転するノット回路４
および遅延回路６の各人力処接続される。この遅延回路
６はメモリからの応答イｈ号の戻るまでの期間だけ上記
アクセス要求タイミングを遅延させる。The true output of this access request F/F 3 is
Fi position control circuit 5 is connected. A true output (not shown) of an access request F/F from another device is connected to an input of the control circuit 5. The priority control circuit 5t checks whether the bank is busy or not, and determines the priority order, and outputs a passed memory access request No. 41d. In the figure, a signal indicating that an access request from another device has been passed is shown. The output of the priority control circuit 5 branches to path 17.
Not circuit 4 for inverting memory access request signal tii
and each manual processing of the delay circuit 6 is connected. This delay circuit 6 delays the access request timing by a period until the response No. h is returned from the memory.
またつ“クセス敦求Ｆ／Ｆ ３のトルー出力は分岐し−
Ｃアクセス要求中上゛／Ｆ７の入力に接ｈ−される。こ
のアクセス要求中Ｆ”／Ｆ ７ ｉｔ：アクセス要求Ｆ
／Ｆ ３のトルー出力により、セットされナンド回路８
によりリセットされる。このナンド回路８の一方の入力
にはアクセス要求Ｆ／Ｆ ３のコンブリメント出力が接
続され、他方の入力には遅延回路６の出力が接続される
。また構成変更指示Ｆ／Ｆ ２は、外部からの構成変更
指示イベ号すによりセットされ、アンド／ナンド回路９
によりリセットさ１する。さらに構成情報＋ｖ／Ｆ１０
け構成変更の情報を送出し、外部からの構成変更指示信
号すと同門してセットされ、前記アンド／ナンド回路９
によりリセットされる。Also, the true output of the access F/F 3 is branched.
C access request is connected to the input of /F7. This access request F”/F 7 it: Access request F
/F3 true output sets NAND circuit 8
It is reset by . One input of this NAND circuit 8 is connected to the concomitant output of the access request F/F 3, and the other input is connected to the output of the delay circuit 6. Further, the configuration change instruction F/F 2 is set by an external configuration change instruction event signal, and the AND/NAND circuit 9
It is reset by 1. Further configuration information +v/F10
When a configuration change instruction signal is received from the outside, the AND/NAND circuit 9 is set.
It is reset by .
このアンド／ナンド回路９の一方の入力にはアクセス、
要求中Ｆ／Ｆ ７のコンブリメント出力が接続され、他
方の入力には構成変更指示Ｆ／Ｆ ２のトルー出力が接
続される。One input of this AND/NAND circuit 9 is accessed,
The concomitant output of the requesting F/F 7 is connected, and the true output of the configuration change instruction F/F 2 is connected to the other input.
このアンド／ナンド回路９のトルー出力はアンド回路１
１の一方の入力に接続され、アンド回路１１の他方の入
力には構成情報Ｆ／Ｆ １０の出力が實続される。この
アンド回路１１の出力には、構成Ｆ／Ｆ １２の入力が
接続される。この構成Ｔ＋’／Ｆ １２の出力は、アン
ド回路１３およびナンド回路１４の一方の入力にそれぞ
れ接続される。とれらのアンド回路１３およびナンド回
路１４の他方の入力＋１」−メモリからの応答信号ｇが
接続される。このアンド回路１３ノ出力は、アンド回路
１５の一方の入力に接続され、他方の入力には前記遅延
回路６の出力が接続される。The true output of this AND/NAND circuit 9 is the AND circuit 1
1, and the output of the configuration information F/F 10 is connected to the other input of the AND circuit 11. The output of this AND circuit 11 is connected to the input of the configuration F/F 12. The output of this configuration T+'/F 12 is connected to one input of an AND circuit 13 and a NAND circuit 14, respectively. The other inputs of the AND circuit 13 and the NAND circuit 14 are connected to the response signal g from the memory. The output of this AND circuit 13 is connected to one input of an AND circuit 15, and the output of the delay circuit 6 is connected to the other input.
仁のアンド回路１５は処理装置へ正常応答信号θを送出
する。またナンド回路１４の出カ打１、アンド回路１６
の一方の人力に接続され、他方の入力には前記遅延回路
６の出方が接続される。このアンド回路１６ｔ１処理装
置へエラ一応答信号ｆを送出する。 次に本実施例シス
テム制御装置の動作を説明する。The NAND circuit 15 sends a normal response signal θ to the processing device. Also, the output of the NAND circuit 14 is 1, and the AND circuit 16
The output of the delay circuit 6 is connected to the other input. An error response signal f is sent to the AND circuit 16t1 processing device. Next, the operation of the system control device of this embodiment will be explained.
処理装置からのアクセス要求信号８は、構成変更指示［
ｒ／Ｆ ２がセットされてないときには、直ちにアクセ
ス撤求Ｆ／Ｆ ３をセットする。構成変更指示Ｆ’／Ｆ
２がセット中はアクセス要求Ｆ／Ｆ ３ ｆ抑止する
。アクセス要求Ｆ／Ｆ ３の出力は他装置からのアクセ
ス要求Ｆ／Ｆの出力（図示せず）とともに優先順位制御
回路５に入力する。優先１１１１位制御回路５は、制御
回路５の中で甘ず使卦うとするメモリのバンクが使用中
がどうかのチェックを行い、使用中であると゛１クセス
要求を待たせる。次に優先順位制御回路５け優先順位を
判定し最も優先度の高いアクセス要求を出方する。図で
はアクセス要 請求＋１’／Ｆ ３がパスした場合の信
号のみ示し、他装置′からの要求がパスした場合の信号
は略しである。The access request signal 8 from the processing device is a configuration change instruction [
If r/F 2 is not set, access cancellation F/F 3 is set immediately. Configuration change instruction F'/F
While F/F 2 is set, access request F/F 3 f is suppressed. The output of the access request F/F 3 is input to the priority control circuit 5 together with the output of the access request F/F from other devices (not shown). The priority 1111 control circuit 5 checks whether or not the memory bank that the control circuit 5 intends to use is in use, and if it is in use, it makes the 1-access request wait. Next, the priority control circuit determines the five priority orders and issues the access request with the highest priority. In the figure, only the signal when the request for access +1'/F3 passes is shown, and the signal when the request from another device' passes is omitted.
アクセス要求Ｆ／Ｆ’ ３の出力の肴求がパスすると、
メモリにアクセス信号ｄが送出され、図には示されてい
ないが、メモリ要求の他の情報線（コマンド、男込みデ
ータ、書込みバイト位置指定）によってメモリは所定の
動作全行う。If the request for the output of access request F/F'3 passes,
An access signal d is sent to the memory, and although not shown in the figure, the memory performs all predetermined operations in response to other information lines (command, write data, write byte position designation) for memory requests.
アクセス要求中Ｆ／Ｆ ７ ｋｌ、 ’アンド回路１の
出力が′１″のとき、セットされる。子してメモリへの
アクセス信号ｄが１″のとき、遅延回路６により、メモ
リからの応答信号が戻るまでの期間だけ遅延し、遅延回
路６の１１１力とアクセス要求Ｆ／Ｆ ３のコンブリメ
ント出力によ」ノアクセス要求中Ｆ／Ｆ ７ ンｒリセ
ントする。す寿わちアクセス要求中Ｆ／Ｆ ７は待たさ
れているアクセス要求がある間とメモリからの応答信号
の戻る寸での間とけ、パ１′となる。Access requesting F/F 7 kl is set when the output of the AND circuit 1 is '1''.When the access signal d to the memory is 1'', the delay circuit 6 outputs a response from the memory. There is a delay until the signal returns, and the F/F 7 is re-centered during the access request by the 111 output of the delay circuit 6 and the combination output of the access request F/F 3. In other words, during access request, F/F 7 is interrupted while there is a pending access request and when the response signal from the memory is about to return, and becomes P1'.
アクセス贋求中Ｆ／Ｆ ７が１１１ Ｉ＋の間ｉｉ’ｉ
成変す１指示Ｆ／Ｆ ２の出力は、アンド／ナンド回ｆ
ｌ′Ｉ９により横ｌ戊Ｆ／、Ｆ ｉ２の＋ット／リセッ
トを持たせる。１ｑＪｊ１７ Ｆ／Ｆ】２にＪ、リメモ
リからの応答信Ｊ＋ ｇはナンド回路１３で論胛（ｖ（
をとり、遅剪２回路６の出力をアンド回路１！ｙで論用
！ ＴＩ’ｔをと９両方のアンド回路１Ｆ）［よび１３
て論理積がとられたとき、ｊＦ常応答（Ｆｒ号ｅを処理
装置に戻す。遅延回路６の出力が“１”のときメモリか
らの応答信号らがなかったり、あるいは’ｊ’Ｎｌ ｆ
ｊＶ Ｆ／Ｆ １２の出力がｏ＃のときには、７７１回
路］−１５とナンド回路１４によりエラ一応答イｐ、
丹、ｒを処理４１ｆどｊＫ戻す。Ｊす上のように、アク
セス要求中はメモリのｔｌ￥ Ｄ’ｉ Ｉ（’／Ｆ Ｊ
−２へのセット／リセッｔは抑止される。Access counterfeiting F/F 7 is 111 I+ ii'i
The output of changing 1 instruction F/F 2 is AND/NAND times f
By l'I9, the +t/reset of horizontal F/, F i2 is provided. 1qJj17 F/F] J to 2, response signal J+ g from re-memory is discussed in NAND circuit 13 (v(
Take the output of slow shearing 2 circuit 6 and AND circuit 1! Argument with y! TI't and 9 both AND circuits 1F) [and 13
When the AND is taken, the jF normal response (Fr e is returned to the processing device. When the output of the delay circuit 6 is "1", there is no response signal from the memory, or 'j'Nl f
jV When the output of F/F 12 is o#, the error response is p by the 771 circuit]-15 and the NAND circuit 14.
Tan, return r to jK in process 41f. As shown above, during an access request, the memory tl\D'i I('/F J
Set/reset t to -2 is suppressed.
なお上記例で１１．処理装置が１台の場合を示したが、
イ！グシ台のｊＪ′＋８−も同様に構成することができ
る。In the above example, 11. Although the case where there is one processing device is shown,
stomach! The stand jJ'+8- can be constructed in the same manner.
またメモリも１台の場合であるが複数台の場合も同様に
構成することができる。Further, although this example is based on one memory, a similar configuration can be made in the case of a plurality of memories.
本発明は１．Ｕ士説明したように、アクセス要求中Ｕ、
メモリのｆ１１晴の変更を抑止するように構成すること
により、メモリの構成の変更を行うソフトウェアとメモ
リをアクセスするソフトウェアの間で同）１．ｉ ’ｉ
とったりエラーを無視する構成をとる必いがないため、
ソフトウェアを容易にしたりハードウェアを簡ｔ１１．
にできる優れた効果がある。The present invention consists of 1. As explained by Mr. U, while requesting access,
By configuring to suppress changes to the memory f11, the software that changes the memory configuration and the software that accesses the memory can communicate the same) 1. i'i
Because there is no need to take a configuration that ignores errors,
Easy software and hardware t11.
It has excellent effects.
図は本発明実施例システム制御装僅を示すブロー ツク
図。
１ 、１１． 、１３ 、１５ 、１６・・・アンド回
路、２・・・構成変更指示）１’／Ｆ 、 ：（・・・
アクセス要求Ｆ／Ｆ、４・・・ノット回路、５・・・１
優先順位制御回路、６・・・遅研回路、７・・・アクセ
ス要求中Ｆ／Ｆ 、８ 、．１４・・・ナンド回路、！
）・・・アンド／ナンド回路、１０・・・４’ｆｓ １
．！、情報１１’／’Ｆ％１２・・・４；り成Ｆ／’Ｆ
。
特許出願人 日本冷気株式会社
代理人 弁理士 井 出 直 孝The figure is a block diagram showing a system control device according to an embodiment of the present invention. 1, 11. , 13, 15, 16...AND circuit, 2...configuration change instruction) 1'/F, :(...
Access request F/F, 4...not circuit, 5...1
Priority control circuit, 6... Slow research circuit, 7... F/F requesting access, 8, . 14... Nando circuit!
)...AND/NAND circuit, 10...4'fs 1
．． ! , Information 11'/'F%12...4; Rise F/'F
. Patent applicant Naotaka Ide, agent of Nippon Reiki Co., Ltd., patent attorney
Claims (1)
基づいて前記アクセス要求の優先順位の判定を行って前
記メモリ全アクセスし２、前記メモリからの応答信号を
受取って動作確認を行うシステム制御装置において、 前記各処理装置、のアクセス要求に某づいて受付けたす
べてのアクセス要求を前記メモリに送出し、かつ最後の
アクセス要求の応答信号が戻るまでの期間をアクセス要
求中として検出する検出手段と、外部装置から送出され
る前記メモリの相込み剪たけ切ｒｐｔ ｔ、を指示する
枯ｈシ、７４円指示ｍ号により前記各処理装置からの次
のアクセス要求を抑Ｉ卜するアクセス要求抑１ト手段と
、 前記検出手段がアクセス、要求中を検出したとき前記構
成変可指示イＨ＠を抑止する構成変更指示信号抑止手段
と を備えたことを％徴とするシステム制御装置。[Scope of Claims] (2) Determining the priority of the access request based on the access request to the memory from the phase number processing device, accessing all of the memory, and receiving a response signal from the memory. In the system control device that performs the operation check, all the access requests accepted in response to the access requests of the respective processing devices are sent to the memory, and the period until the response signal of the last access request is returned is the access request. a detecting means for detecting that the data is in progress, a depletion h symbol for instructing the memory pruning cut rpt t sent from an external device, and a 74 yen instruction m to suppress the next access request from each of the aforementioned processing devices. The present invention is characterized by comprising an access request suppressing means for detecting an access request, and a configuration change instruction signal suppressing means for suppressing the configuration change instruction when the detecting means detects that an access or request is in progress. System controller.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11310683A JPS603774A (en) | 1983-06-22 | 1983-06-22 | System controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11310683A JPS603774A (en) | 1983-06-22 | 1983-06-22 | System controller |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS603774A true JPS603774A (en) | 1985-01-10 |
Family
ID=14603638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11310683A Pending JPS603774A (en) | 1983-06-22 | 1983-06-22 | System controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS603774A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006264882A (en) * | 2005-03-23 | 2006-10-05 | Toshiba Elevator Co Ltd | Elevator control operation device and elevator |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4843849A (en) * | 1971-10-06 | 1973-06-25 | ||
| JPS57123463A (en) * | 1981-01-26 | 1982-07-31 | Fujitsu Ltd | Memory access control system |
-
1983
- 1983-06-22 JP JP11310683A patent/JPS603774A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4843849A (en) * | 1971-10-06 | 1973-06-25 | ||
| JPS57123463A (en) * | 1981-01-26 | 1982-07-31 | Fujitsu Ltd | Memory access control system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006264882A (en) * | 2005-03-23 | 2006-10-05 | Toshiba Elevator Co Ltd | Elevator control operation device and elevator |
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