JPS60241265A - Charge coupled device - Google Patents
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- JPS60241265A JPS60241265A JP59096532A JP9653284A JPS60241265A JP S60241265 A JPS60241265 A JP S60241265A JP 59096532 A JP59096532 A JP 59096532A JP 9653284 A JP9653284 A JP 9653284A JP S60241265 A JPS60241265 A JP S60241265A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、電荷結合装置に関する。[Detailed description of the invention] [Field of application of the invention] The present invention relates to charge coupled devices.
電荷結合装置（以下ＣＯＤとする）の入力方法の一つと
して知られるダイオードカットオフ法の欠点の一つを第
１図、第２図により説明する。One of the drawbacks of the diode cutoff method, which is known as one of the input methods for a charge-coupled device (hereinafter referred to as COD), will be explained with reference to FIGS. 1 and 2.
第１囚（α）は縦断面図であり、同図（句はその内部の
電位の井戸の時間的変化を示す説明図である。The first figure (α) is a longitudinal cross-sectional view, and the figure is an explanatory diagram showing temporal changes in the internal potential well.
第２図は第１図に示した電荷結合装置の各電極に印加さ
れる駆動パルスの波形図である。第１図Ｃｈ）の時刻は
第２図に示す時刻と対応している。FIG. 2 is a waveform diagram of driving pulses applied to each electrode of the charge-coupled device shown in FIG. The time shown in FIG. 1 Ch) corresponds to the time shown in FIG.
第１図（α）において、１は入力信号に与えられるバイ
アス電圧であり、２は入力信号の信号源、３は電圧源、
４はＮ型拡散層で、転送電荷の供給源となるソース電極
であるｅ、５，８，１１．１４ ハｌｉ子であり、第２
図に示されるへパルスは、端子５．１１に、Ｐ２パルス
は、一端子８．１４に加えられる。６，７．９ｊ１０，
１２．１Ｍ 、１５．１６は、電極を示している。１７
はＰ凰基板であり、１Ｂは絶縁層、２１はＮ型埋め込み
層で転送チャンネルを形成する。In FIG. 1 (α), 1 is the bias voltage applied to the input signal, 2 is the signal source of the input signal, 3 is the voltage source,
4 is an N-type diffusion layer, e, 5, 8, 11.14 is a source electrode which is a source of transfer charge, and the second
The P pulse shown in the figure is applied to terminal 5.11, and the P2 pulse is applied to one terminal 8.14. 6,7.9j10,
12.1M and 15.16 indicate electrodes. 17
is a P-type substrate, 1B is an insulating layer, and 21 is an N-type buried layer to form a transfer channel.
２２．２３，２４．２５は、それぞれ濃度の低いＮ型埋
め込み層で、転送電荷の逆流を防止する電位障壁（第１
図（ｂＪ参照）を形成するためのものである。22.23 and 24.25 are N-type buried layers with low concentration, respectively, and are potential barriers (first
It is for forming a diagram (see bJ).
さて、第１図（ｂ）は、ソース電極４の電位を計量用ゲ
ート７下の電位の井戸より深くすることにより電荷が入
力しないことを期待されている状態の電位の井戸を示し
ている。時刻１＝１．においてＰ、パルスはレベルＨ（
Ｈｉｇｋ ）であり、カットオフゲート６下には、導電
チャンネルが形成される。しかしながら、計量ゲート下
の電位の井戸がソース電極４の電位よりも浅〜・ために
、電荷はカットオフゲート６下の電位の井戸を満たすの
みである。時刻１＝１．においてｐ 、 、＜ルスがレ
ベルＬ （Ｌｏｗ ）になり、導電チャンネルはなくな
る。このとき時刻１＝１．で存在していたカツトオフゲ
ートロ下の一部の電荷は、ソース領域４にもどらずに計
量ゲート７下に流れ込む。Now, FIG. 1(b) shows a potential well in a state in which it is expected that no charge will be inputted by making the potential of the source electrode 4 deeper than the potential well below the metering gate 7. Time 1=1. P, the pulse is at level H (
Higk), and a conductive channel is formed below the cutoff gate 6. However, since the potential well below the metering gate is shallower than the potential of the source electrode 4, the charge only fills the potential well below the cutoff gate 6. Time 1=1. At p, , <rus becomes level L (Low) and there is no conductive channel. At this time, time 1=1. Some of the charges existing under the cut-off gate 7 do not return to the source region 4 but flow under the metering gate 7.
時ｇｌ ｔ ＝ ｔ ｓにおいてＰ、パルスがレベルＨ
（Ｅｉｇｈ）になり、グー）９．１０下の電位の井戸が
深くなることにより、計量ゲート７下の電荷が、転送部
グー） ９，１０，１２，１３，１５．１６へと導かれ
る。At time gl t = t s, P, the pulse is at level H
(Eight), and the potential well below 9.10 becomes deeper, so that the charge under the metering gate 7 is guided to the transfer section 9, 10, 12, 13, 15.16.
以上述べたように、ソース電極の電位を計量ゲート下の
電位の井戸よりも深くしておいてもある量の電荷が転送
部へ流れ込みＣＣＤのダイナミックレンジな狭める欠点
がある。As described above, even if the potential of the source electrode is made deeper than the potential well below the metering gate, there is a drawback that a certain amount of charge flows into the transfer section and narrows the dynamic range of the CCD.
本発明の目的は、ＣＣＤの信号入力方法の一つであるダ
イオードカットオフ法においてソース電極の電位が計量
用ゲート下の電位の井戸よりも深い時における電荷の流
れ込みをなくすことにより、 ＣＯＤのダイナミックレ
ンジを拡大することにある。An object of the present invention is to eliminate the inflow of charges when the potential of the source electrode is deeper than the potential well under the metering gate in the diode cutoff method, which is one of the signal input methods for CCD. The aim is to expand the range.
ＣＯＤの信号入力方法として知られるダイオードカット
オフ法において、従来の計量用ゲートとカットオフゲー
トの間に新たにゲートを一つ設け、新たなゲートに計量
用ゲート下の電位の井戸よりも深い井戸を生成するよう
に直流電圧を印加することＫより、ソース電極の電位が
計量用ゲート下の電位の井戸よりも深い時におけるカッ
トオフゲートのターンオフ時の流れ込む電荷を新たなゲ
ート下の電位の井戸に、従来の計量用ゲート下にある障
壁により、止めておく。In the diode cutoff method, which is known as a COD signal input method, one new gate is provided between the conventional metering gate and the cutoff gate, and the new gate has a well deeper than the potential well under the metering gate. When the source electrode potential is deeper than the potential well under the metering gate, the inflowing charge at the time of turn-off of the cut-off gate is transferred to the new potential well under the gate. is kept in place by a barrier underneath the conventional weighing gate.
すなわちソース電極の電位が計量用ゲート下の電位の井
戸よりもある程度、深い状態にし、電荷が転送されるの
を防止する。That is, the potential of the source electrode is set to be deeper than the potential well below the metering gate to prevent charge from being transferred.
以下、本発明の詳細な説明していく、第６図（α〕、第
４図（α）、第５図（α）は、それぞれ実施例を示す縦
断面図であり、第１図、もしくは他の囚におけるのと同
一符号のものは、同一機能を有するものとする。又、各
図（ｈ）は、それぞれの入力部動作を説明するためのそ
の内部電位の井戸を示す説明図であり、時刻は、第２図
に示した時刻と対応する。6 (α), FIG. 4 (α), and FIG. Items with the same symbols as those in other units have the same functions.In addition, each figure (h) is an explanatory diagram showing the internal potential well for explaining the operation of each input part. , the times correspond to the times shown in FIG.
最初に第３図により一実施例を説明する。First, one embodiment will be explained with reference to FIG.
第３図（α）において、１９は電圧源であり、ゲート２
０に直流電圧を印加し、ゲート２０下に、計量ゲート７
下の電位の井戸よりも深い電位の井戸を形成する。同図
Ｃｂ）は、電荷が入力しないことを期待されている状態
における電位の井戸を示している。時刻１＝１．には、
Ｐ、パルスがレベルｌｉ （Ｈｉｇｋ ）であり、カッ
トオフゲート６、ゲート２０下の電位の井戸は、ソース
電極４の電位と等しくなるまで、電荷が入り込む。時刻
ｔ＝ｔ２には、Ｐ１パルスがレベルＬ （Ｌｏｗ ）に
なり、カットオフゲート６の下がカットオフ状態となる
が、このとき、時刻１＝１．のときにカットオフゲート
６下に存在していた電荷が、ゲート２０下の電位の井戸
とソース電極に分配される。分配された後のゲート２０
下の電荷が、計量ケート７下の電位の井戸に入り込まな
い程度ならば時刻が１＝１ｓになり、グー）９．１０に
加えられてし・るＰ、パルスがレベルＨ（Ｅｉｇｈ ）
ＶＣなりゲート９下の電位の井戸が、計量ゲートＺ下
の電位の井戸より深くなっても電荷は、転送されない。In FIG. 3(α), 19 is a voltage source, and gate 2
0, and a metering gate 7 is placed under the gate 20.
A potential well is formed that is deeper than the potential well below. Cb) in the same figure shows a potential well in a state in which no charge is expected to be input. Time 1=1. for,
P, the pulse is at level li (Higk), and charges enter into the potential wells below the cutoff gate 6 and gate 20 until they become equal to the potential of the source electrode 4. At time t=t2, the P1 pulse becomes level L (Low), and the lower part of the cutoff gate 6 enters the cutoff state, but at this time, time 1=1. The charge existing under the cutoff gate 6 at this time is distributed to the potential well under the gate 20 and the source electrode. Gate 20 after distribution
If the charge below does not enter the potential well below the measuring cage 7, the time will be 1 = 1 s, and the pulse will be at level H (Eight).
Even if the potential well below VC and gate 9 becomes deeper than the potential well below metering gate Z, no charge is transferred.
次に、第４図により信号入力時の実施例を説明する。同
図（α）は、後で述べる理由により歪の改善を計るため
第３図（α）に比べて、ケート２０の長さを長めにとり
、又、計量ゲート７を短めにしである。同図（１！Ｉ）
は入力に適度なバイアスが与見られ信号を入力している
状態での電位の井戸を示す図である。時刻１＝１．のと
きには適度なバイアスが与えられているため、電荷は、
計量ゲート７下の電位の井戸まで入り込む。時刻ｔ＝１
．においてソース電極４と、ゲート２０．計量ゲート７
下の電位の井戸は、カットオフゲート６下の電位障壁に
より切り離される。時刻１−４．においてグー）９．１
０に加えられているＰ２パルスがレベルＨ（Ｈｉｇｈ
）になり、ゲート９下の電位の井戸が、計量ゲート７下
の電位の井戸より深くなる。このときゲート２０下と計
量ゲート７下の電位の井戸中にある電荷のうち、計量ゲ
ート７に加えられた直流電圧によりできる電位の井戸よ
り浅い所にある電荷は、ゲート９下の電位の井戸を通り
、ゲート１０下の電位の井戸中に流れ込む。このことに
よりＣＯＤ転送部ゲート９．１０，１２，１３，１５，
１６へ、信号電荷が導かれる。Next, an embodiment at the time of signal input will be described with reference to FIG. In FIG. 3(α), the cage 20 is made longer and the metering gate 7 is made shorter than in FIG. 3(α) in order to improve distortion for reasons to be described later. Same figure (1!I)
is a diagram showing a potential well in a state where a moderate bias is applied to the input and a signal is being input. Time 1=1. When , a moderate bias is applied, so the charge is
It penetrates into the potential well below the metering gate 7. Time t=1
．． , a source electrode 4 and a gate 20 . Weighing gate 7
The lower potential well is separated by a potential barrier below the cutoff gate 6. Time 1-4. 9.1
The P2 pulse added to 0 is at level H (High
), and the potential well below the gate 9 becomes deeper than the potential well below the metering gate 7. At this time, among the charges in the potential wells below the gate 20 and under the metering gate 7, the charges that are shallower than the potential well formed by the DC voltage applied to the metering gate 7 are in the potential well under the gate 9. and flows into the potential well below the gate 10. As a result, COD transfer unit gates 9.10, 12, 13, 15,
16, signal charges are guided.
次に本実施例において、歪が改善される理由を述べる。Next, the reason why distortion is improved in this embodiment will be described.
第１図に示した従来のダイオードカットオフ法において
は、計量ゲート７下の電位の井戸に入り込む信号電荷の
量により、計量ゲート７下の電位の井戸の空乏容量が変
化し、入力信号を歪ませることが知られている。第４図
に示される実施例においては、計量ゲート７下に蓄積さ
れる電荷については、同様のことがいえるがゲート２０
下においては、信号電荷の変化量に比して多くの電荷を
あらかじめ蓄積しておくことにより、ゲート２０下の信
号電荷による空乏容量変化を少なく抑えることができる
。転送される電荷の量は、計量ゲート７に加えられた電
圧による電位の井戸より浅い位置にあるゲート２０、計
量ゲート７下両方の電荷であることからゲート２００面
積を広くとり、ゲート２０下の歪の少ない電荷を多くす
ることにより歪が改善できると推定される。In the conventional diode cutoff method shown in FIG. 1, the amount of signal charge entering the potential well below metering gate 7 changes the depletion capacitance of the potential well below metering gate 7, distorting the input signal. It is known to cause In the embodiment shown in FIG. 4, the same holds true for the charges accumulated under metering gate 7, but
By pre-accumulating a larger amount of charge than the amount of change in signal charge below, the change in depletion capacitance caused by the signal charge below the gate 20 can be suppressed to a small level. The amount of charge transferred is the charge on both the gate 20, which is at a shallower position than the potential well due to the voltage applied to the metering gate 7, and under the metering gate 7. Therefore, the area of the gate 200 is made large, and the area under the gate 20 is transferred. It is presumed that distortion can be improved by increasing the amount of charge with less distortion.
第５図は、別の構造による本発明の実施例である。第４
図における歪みの低減の考え方をさらに進めたもので、
計量ゲート７、並び電圧源３をなくしている。そのかわ
りゲート２０に続くグー） ２６．１０に与えられる、
Ｐ２パルスの波高値を抵抗２７．２８により／」−さく
している。時刻１−１゜ｔ！においては、ゲート２６下
の電位の井戸は第４図におけるゲート９下の電位の井戸
と同じく障壁として電荷をせき止めているが、時刻ｔ−
ｔ、においては、ゲート２６下の電位の井戸は第４図に
おけるゲート７下の電位の井戸と同じく、電荷を次なる
電位の井戸に送るときの基準となる働きをする。すなわ
ち、ゲート２６に印加された電圧による電位の井戸より
浅い所の電荷が送られる。この実施例においては、端子
２９に与えられるＰ２ハルスの波高値が一定に制御でき
るならば第４図よりも良い歪特性が得られる。FIG. 5 is an embodiment of the invention with an alternative structure. Fourth
This is a further advancement of the idea of reducing distortion in the figure.
The metering gate 7 and voltage source 3 are eliminated. Instead, the goo following gate 20) is given in 26.10,
The peak value of the P2 pulse is reduced by the resistor 27.28. Time 1-1°t! In , the potential well under the gate 26 acts as a barrier to block charges, similar to the potential well under the gate 9 in FIG. 4, but at time t-
At t, the potential well under the gate 26 serves as a reference when sending charge to the next potential well, similar to the potential well under the gate 7 in FIG. That is, charges at a shallower level than the potential well due to the voltage applied to the gate 26 are sent. In this embodiment, if the peak value of the P2 Hals applied to the terminal 29 can be controlled to be constant, better distortion characteristics than those in FIG. 4 can be obtained.
本発明によれは、ソース電極の電位が計量用ゲート下の
電位の井戸よりもある程度以上探し・状態においては、
電荷が転送されないので、ＣＯＤのダイナミックレンジ
の拡大に効果がある。According to the present invention, when the potential of the source electrode is higher than the potential well below the metering gate by a certain degree,
Since no charge is transferred, it is effective in expanding the dynamic range of COD.
第１図は、従来のダイオードカットオフ法による入力部
の縦断面図並び内部電位の説明図、第２図は、駆動パル
スの波形図、第３図、第４図、第５図は、共に、本発明
の実施例の縦断面図並び内部電位の説明図である。
４・・・・・・・・・・・・・・ソース電極６・・・・
・・・・・・・・・・・カットオフゲート７・・・・・
・・・・・・・・・計量用ゲート２０．２５・・・・・
・ゲート
９．１０．１２． ｉｓ、 ｉｓ、 １（Ｓ・・・・・
−ゲート（転送部）１・・・・・・・・・・・・・・電
圧源（入力バイアス）２・・・・・・・・・・・・・・
信号源６．１９・・・・・・電圧源
代理人弁理士 高 橋 明 夫
第 ２ 図
ｆ−Ｈｔｚ ｔ３
を
第 ３ 図
ｆ ４ 図
第１頁の続き
０発 明 者 塚 崎 久 暢 横浜市戸塚区吉究所内Fig. 1 is a vertical cross-sectional view of the input section and an explanatory diagram of internal potential using the conventional diode cutoff method, Fig. 2 is a waveform diagram of the drive pulse, and Figs. 3, 4, and 5 are all FIG. 2 is a longitudinal cross-sectional view and an explanatory diagram of internal potential of an embodiment of the present invention. 4... Source electrode 6...
・・・・・・・・・・・・Cutoff gate 7・・・・・・
......Measuring gate 20.25...
・Gate 9.10.12. is, is, 1 (S...
-Gate (transfer section) 1... Voltage source (input bias) 2...
Signal source 6.19... Voltage source attorney Akio Takahashi Figure 2 f-Htz t3 Figure 3 f 4 Continued from Figure 1 page 0 Inventor Hisanobu Tsukasaki City of Yokohama Inside Totsuka Ward Yoshikyusho
Claims (1)
導電型を異にし、かつ半導体基板上に形成された第１の
ソース電極と；電荷信号を蓄積、転送せしめるように上
記半導体基板上に半導体基板に対して絶縁されて、互い
に隣接して配置された複数の電極手段とを有し、上記電
極手段のうち上記第１のソース電極に近接して配置され
た第１の電極手段には、サンプリングパルスが供給され
、上記第１の電極手段に隣接して配置された第２の電極
手段及び第２の電極手段に隣接して配置された第３の電
極手段には直流バイアスが供給され、第２の電極手段下
には第６の電極手段下に生成される電位の井戸よりも深
い電位の井戸が形成されていることを特徴とする電荷結
合装置。a semiconductor substrate having one conductivity type; a first source electrode having a conductivity type different from this semiconductor substrate and formed on the semiconductor substrate; a semiconductor substrate formed on the semiconductor substrate so as to accumulate and transfer charge signals; a plurality of electrode means arranged adjacent to each other and insulated from the substrate, a first electrode means arranged close to the first source electrode among the electrode means; a sampling pulse is supplied and a DC bias is supplied to a second electrode means disposed adjacent to the first electrode means and a third electrode means disposed adjacent to the second electrode means; A charge-coupled device characterized in that a potential well deeper than a potential well generated under the sixth electrode means is formed under the second electrode means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59096532A JPS60241265A (en) | 1984-05-16 | 1984-05-16 | Charge coupled device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59096532A JPS60241265A (en) | 1984-05-16 | 1984-05-16 | Charge coupled device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60241265A true JPS60241265A (en) | 1985-11-30 |
Family
ID=14167736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59096532A Pending JPS60241265A (en) | 1984-05-16 | 1984-05-16 | Charge coupled device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60241265A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61294864A (en) * | 1985-06-21 | 1986-12-25 | Pioneer Electronic Corp | Charge transfer device |
-
1984
- 1984-05-16 JP JP59096532A patent/JPS60241265A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61294864A (en) * | 1985-06-21 | 1986-12-25 | Pioneer Electronic Corp | Charge transfer device |
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