JPS6022313B2 - electronic clock - Google Patents
electronic clockInfo
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- JPS6022313B2 JPS6022313B2 JP49075823A JP7582374A JPS6022313B2 JP S6022313 B2 JPS6022313 B2 JP S6022313B2 JP 49075823 A JP49075823 A JP 49075823A JP 7582374 A JP7582374 A JP 7582374A JP S6022313 B2 JPS6022313 B2 JP S6022313B2
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- display
- circuit
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Description
【発明の詳細な説明】
本発明は午前および午後０時の表示を１幼時とする１幼
時間表示のデジタル表示電子時計における１２進カウン
タに関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a hexadecimal counter in a digital display electronic watch that displays one hour in the morning and one hour in the afternoon.
本発明は午前および午後０時の表示を１幼時とする１幼
時間表示のデジタル表示電子時計において、ＩＱ隼のコ
ードによるカウンタの出力信号を２進分周して２Ｇ隼の
コードによるカゥン夕を構成し、該カゥンタモードが１
３になった時に該カウンタの内容をリセットして該モー
ドを１とするような１２進カゥンタを構成し、更に該１
２進カゥンタの出力を変換して日付の桁のカウンタへ信
号を送るための回路を備えていることにより、回路構成
を容易にし、デコーダ回路を簡略化し得る１２進カウン
タの回路構成に関する。The present invention provides a digital display electronic watch with a 1-day time display in which AM and 12:00 p.m. configured and the counter mode is 1.
A hexadecimal counter is configured to reset the contents of the counter and set the mode to 1 when the count reaches 3, and furthermore, the mode is 1.
The present invention relates to a circuit configuration of a hexadecimal counter that facilitates the circuit configuration and simplifies the decoder circuit by including a circuit for converting the output of the binary counter and sending a signal to a date digit counter.
本発明の目的は、デコーダ回路を簡略化し得るようなモ
ード‘こよる１２進カゥンタを得ることにある。The object of the present invention is to obtain a mode-dependent hexadecimal counter which allows the decoder circuit to be simplified.
従来の午前および午後０時の表示を細寿とする１幼時間
表示のデジタル表示電子時計においては６進、１Ｇ隻、
１２進あるいは３１進等のコードによるカウンタのモー
ドが異なるため、第１図に示す如く、秒、分、時、日付
等の各桁の表示を時分割橋引して表示駆動する場合、各
コードによるカウンタ１，２，３，４から派生する信号
をそれぞれ異なったモードに対応する論理構成のデコー
ダ回路５，６，７，８でデコードし、それを時分割婦引
器９に送り、さらに表示体駆動回路１０に送るという回
路構成が必要となり、該デコーダ回路が複雑となり、回
路素子数の増大を招いている。In digital display electronic watches with 1 hour display, which uses the conventional AM and 12:00 o'clock indications, hexadecimal, 1G,
Since the counter mode differs depending on the code such as decimal or 31, when displaying each digit of seconds, minutes, hours, date, etc. by time-division bridge display, as shown in Figure 1, each code The signals derived from the counters 1, 2, 3, and 4 are decoded by decoder circuits 5, 6, 7, and 8 having logical configurations corresponding to different modes, respectively, and sent to the time-sharing device 9 for further display. A circuit configuration for sending the signal to the body drive circuit 10 is required, making the decoder circuit complicated and causing an increase in the number of circuit elements.
あるいは第２図に示す如く、クロノグラフ機構等の別の
カウンタ機構を備え、時計表示と同一桁で表示切替によ
って別のカウンタの内容を表示する場合、カウンタ２、
および１２のモードが異なっていれば、それぞれ別のモ
ーＮこ対応する論理構成のデコーダ回路６，１６でデコ
ードして表示選択器１４に送る構成が必要となり、同機
に回路素子数が増大する。本発明は、かかる欠点を除い
たもので、その具体例を第３図、第４図に示す。Alternatively, as shown in FIG. 2, if another counter mechanism such as a chronograph mechanism is provided and the contents of another counter are displayed by switching the display in the same digit as the clock display, the counter 2,
If the 12 modes are different, a configuration is required in which the decoder circuits 6 and 16 with corresponding logic configurations are used to decode and send the decoding to the display selector 14, which increases the number of circuit elements. The present invention eliminates such drawbacks, and specific examples thereof are shown in FIGS. 3 and 4.
第３図は、ＩＧ隼コード‘こよるカウンタ２０の出力を
カウンタ２１で２進分周して２Ｇ隻のコードによるカウ
ンタとし、カウンタ２０，２１に計数が１３の状態にな
った時、信号発生器２２に於いて、リセット信号Ｒを発
生させ、カウンタ２０，２１をリセットし、計数状態を
１とするなら１２進カウンタ回路である。第４図ａは、
第３図のカウンタ２０，２１に具体的回路例である。カ
ウンタ２０は４段のデイレイ。Figure 3 shows that the output of the counter 20 based on the IG Hayabusa code is divided in binary by the counter 21 to create a counter based on the 2G ship code, and when the count reaches 13 in the counters 20 and 21, a signal is generated. If the counter 22 generates a reset signal R, resets the counters 20 and 21, and sets the counting state to 1, it is a hexadecimal counter circuit. Figure 4a is
A specific circuit example is shown for the counters 20 and 21 in FIG. Counter 20 is a 4-stage delay.
フリツプ・フロップ３２と帰還用ゲート回路群よりなり
、ＩＱ隼カウンタを形成している。これは第４図ｂのタ
イムチャートに示されるように各フリツプフロツプの出
力０，，ａ２，８３，０４が（０、０、０、０）が１に
相当し、（１、１、０、０）が２、（１・〇・１・〇）
が３・（〇・０・１・〇）が４・（１・１・１・〇）が
５・（１・〇・〇・１）が６・（〇・〇・〇・１）が７
・（１・１・〇・１）が８、（１、０、１、１）が９、
（１、０、０、０）が１０をあらわしており、このモー
ドがデコーダに入力されると、それぞれ１、２、３、４
、５、６、７、８、９、１０力ミデコード出力される。
次にフリップ・フロツプ２１を加えることにより２Ｇ隻
カゥン夕が形成される第３図の信号発生器２２のリセッ
ト信号Ｒにより１２進となる。これは第４図ｂで８，，
０２，０３，ａ４，０５が（０、０、０、０、１）が１
１を、（１、１、０、０、１）が１２をあらわしており
、Ｒ信号がＬになると（０、０、０、０、０）のように
リセットされて、１のモードとなり、１２進カウソタが
形成される。本発明による１２進のカウンタ回路を用い
れば時間の１時の桁のカウンタモードがＩＧ隼のカウン
タモードと等しいため、更に６進、３１進等のカウンタ
のモードも同一にすれば、第５図に示す如く、秒、分、
時、日付等の桁の表示を時分割掃引して表示駆動する場
合、カゥンタ２３〜２６から派生する信号を時分割掃引
器２７で時分割掃引し、同一のモードに対応する論理構
成の単一のデコーダ回路２８で表示駆動できるため、デ
コーダ回路が簡略化され、回路素子数が極めて減少する
。It consists of a flip-flop 32 and a group of feedback gate circuits, forming an IQ Hayabusa counter. As shown in the time chart of FIG. ) is 2, (1・〇・1・〇)
is 3, (〇・0・1・〇) is 4・(1・1・1・〇) is 5・(1・〇・〇・1) is 6・(〇・〇・〇・1) is 7
・(1・1・〇・1) is 8, (1, 0, 1, 1) is 9,
(1, 0, 0, 0) represents 10, and when this mode is input to the decoder, 1, 2, 3, 4, respectively.
, 5, 6, 7, 8, 9, and 10 outputs are decoded.
Next, by adding a flip-flop 21, a 2G ship count is formed.The reset signal R of the signal generator 22 in FIG. This is 8,, in Figure 4b.
02,03,a4,05 is (0, 0, 0, 0, 1) is 1
1, (1, 1, 0, 0, 1) represents 12, and when the R signal becomes L, it is reset as (0, 0, 0, 0, 0) and becomes the mode of 1. A hexadecimal counter is formed. If the decimal counter circuit according to the present invention is used, the counter mode of the 1 o'clock digit is the same as the counter mode of the IG Hayabusa, so if the hexadecimal, 31-decimal, etc. counter modes are also made the same, then FIG. As shown, seconds, minutes,
When driving the display by time-division sweeping to display digits such as hours and dates, the signals derived from the counters 23 to 26 are time-divisionally swept by the time-division sweeper 27, and a single logic configuration corresponding to the same mode is generated. Since the display can be driven by the decoder circuit 28, the decoder circuit is simplified and the number of circuit elements is extremely reduced.
あるいは第６図に示す如く、時計表示の同一桁の表示体
で表示切替により、時計のカウンタ以外のカウンタ内容
を表示する機構にする場合においてもカウンタ２０が本
発明による１２進のカウンタの内、１坊隼コードによる
カウンタであり、カウンタ３０が同一モード‘こよる１
Ｇ隼のカウンタであれば、該カウンタ２０および３０か
ら派生する信号を表示選択器３１で選択し、単一のデコ
ーダ回路で表示駆動できるため、同様にデコーダ回路の
簡略化がなされる。ここで、本発明による１２進のカウ
ンタの出力を２進分周して２心隼のカウンタにすると、
該２鴎隼カウンタの出力は時間の表示が１時になった時
に状態が変わる信号であるため、時の桁から日付の桁の
カウンタへの桁上げは午前１時になされてしまう。Alternatively, as shown in FIG. 6, even in the case where the clock display has a mechanism that displays counter contents other than the clock counter by switching the display of the same digit, the counter 20 may be a decimal counter according to the present invention. The counter is based on the 1-bo Hayabusa code, and the counter 30 is in the same mode 'Koyoru 1'.
In the case of the G-Hayabusa counter, the signals derived from the counters 20 and 30 can be selected by the display selector 31 and the display can be driven by a single decoder circuit, so that the decoder circuit can be similarly simplified. Here, if the output of the hexadecimal counter according to the present invention is divided into binary frequencies to create a two-core falcon counter,
Since the output of the two-way counter is a signal that changes state when the time display reaches 1 o'clock, the carry from the hour digit to the date digit counter is done at 1 a.m.
従って１２進のカウンタモードが午前１幼時１こなった
時に、時から日付への行上げがなされるような信号を発
生させる必要がある。そのための手段としては種々考え
られるが、その具体的な１例を挙げれば、第４図中ａ６
の如き信号を発生させて〜 これを２進分周して２公隼
の出力信号となし、日付の桁のカウンタに送れば午前１
２時‘こ時の桁から日付の桁への桁上げがなされ得る。
本発明は、デコーダ回路の簡略化により回路素子数の減
少がなされることにその特徴を持ち、特にデジタル表示
電子時計において集積回路化された時大な利点となる。Therefore, it is necessary to generate a signal that causes the line to advance from the hour to the date when the decimal counter mode reaches 1 in the morning. There are various ways to do this, but one specific example is a6 in Figure 4.
If you generate a signal like this and divide it into binary frequency and make it the output signal of the second public transportation system and send it to the date digit counter, it will be 1 a.m.
2 o'clock' A carry may be made from the hour digit to the date digit.
The present invention is characterized in that the number of circuit elements is reduced by simplifying the decoder circuit, which is particularly advantageous when integrated into a digital display electronic timepiece.
図面の簡単な説明第１図は、従来の表示体を時分割掃引
して表示駆動する時のブロック図。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram when a conventional display body is driven for display by time-division sweeping.
第２図は、表示切替によって同一表示体で時計表示以外
のカウンタ内容を表示する場合の従釆の手段によるブロ
ック図。第３図は本発明による１２進カウンタの回路構
成図。第４図ａ，ｂは本発明による１２進カゥンタの具
体例とそのタイムチャート。第５図は本発明による１２
進カウンタを用い、表示体を時分割掃引して駆動する時
のブロック図。第６図は本発明による１２進カウンタを
用い、表示切替によって同一表示体で時計表示以外のカ
ウンタ内容を表示する場合のブロック図。１〜４・・・
・・・６進、１Ｇ隼、１２進、３１進等のコードによる
カウンタ回路、５〜８・・・・・・各々のカウンタのコ
ー日こ対応する論理構成のデコーダ回路、９・・・・・
・時分割掃引器、１０…・・・表示体駆動回路、１２，
１３・・・・・・６進、１伍隻、１２進、３１進等のコ
ードにより別表示するカウンタ回路、１４，１５・・・
・・・表示選択器、１６，１７・・・・・’カウンター
２，１３のコードに対応する論理構成のデコーダ回路、
１８，１９・・・・・・表示体駆動回路、２０・・・・
・・１坊隼のコードによるデコーダ回路、２１……２進
分周回路、２２…・・・リセット信号発生器、２３〜２
６・・・・・・６進、ＩＧ隼、１２進、３１進等のコー
ド‘こよるカウンタ回路、２７・…・・時分割掃引器、
２８・・・・・・単一のモードに対応する論理構成のデ
コーダ回路、２９・・・・・・表示体駆動回路、３０・
・・・・・カウンタ２０と同一モードで別表示するカウ
ンタ回路、３１・・・・・・表示選択回路。FIG. 2 is a block diagram of a subordinate means when counter contents other than a clock display are displayed on the same display body by display switching. FIG. 3 is a circuit diagram of a hexadecimal counter according to the present invention. FIGS. 4a and 4b show a specific example of a hexadecimal counter according to the present invention and its time chart. FIG. 5 shows 12 according to the present invention.
FIG. 3 is a block diagram when a display body is driven by time-division sweeping using a forward counter. FIG. 6 is a block diagram when the hexadecimal counter according to the present invention is used to display counter contents other than a clock display on the same display by switching the display. 1 to 4...
. . . Counter circuit with codes such as hexadecimal, 1G Hayabusa, decimal, 31 decimal, etc., 5 to 8 . . . Decoder circuit with logical configuration corresponding to each counter, 9 .・
・Time division sweeper, 10...Display drive circuit, 12,
13... Counter circuit that displays differently according to codes such as hexadecimal, 15, 12, 31, etc., 14, 15...
...display selector, 16, 17...'decoder circuit with a logical configuration corresponding to the codes of counters 2 and 13,
18, 19... Display drive circuit, 20...
...1 Decoder circuit based on Bo Hayabusa's code, 21...Binary frequency divider circuit, 22...Reset signal generator, 23-2
6... Counter circuit with codes such as hexadecimal, IG Hayabusa, decimal, 31, etc., 27... Time division sweeper,
28...Decoder circuit having a logical configuration corresponding to a single mode, 29...Display body drive circuit, 30...
. . . Counter circuit that displays separately in the same mode as counter 20, 31 . . . Display selection circuit.
る′図 多２図 劣る風 為タ図 多６図 多４１封（Ｑ） 葵４１２（ｂ）Figure Multi 2 drawings inferior wind Tameta diagram Multi 6 diagrams 41 packs (Q) Aoi 412(b)
Claims (1)
する電子時計において、前記第１のカウンタの出力と前
記第２のカウンタの出力を選択的に前記デコーダに切り
換え入力する切り換え手段を設け、前記第１のカウンタ
は第１の１０進カウンタによつて構成され、前記第２の
カウンタは前記第１の１０進カウンタと同じコードを有
する第２の１０進カウンタ、２進カウンタ及び計数値１
３を検出し前記２進カウンタ及び前記第２の１０進カウ
ンタをリセツトする信号を発生する信号発生器より構成
されたことを特徴とする電子時計。1. An electronic timepiece having a first counter, a second counter, and a decoder, further comprising a switching means for selectively switching and inputting the output of the first counter and the output of the second counter to the decoder; 1 counter is constituted by a first decimal counter, said second counter has a second decimal counter having the same code as said first decimal counter, a binary counter and a count value 1.
1. An electronic timepiece comprising a signal generator that detects a value of 3 and generates a signal for resetting the binary counter and the second decimal counter.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49075823A JPS6022313B2 (en) | 1974-07-04 | 1974-07-04 | electronic clock |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49075823A JPS6022313B2 (en) | 1974-07-04 | 1974-07-04 | electronic clock |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS515951A JPS515951A (en) | 1976-01-19 |
| JPS6022313B2 true JPS6022313B2 (en) | 1985-06-01 |
Family
ID=13587282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49075823A Expired JPS6022313B2 (en) | 1974-07-04 | 1974-07-04 | electronic clock |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6022313B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5968720A (en) * | 1982-10-13 | 1984-04-18 | Tokyo Optical Co Ltd | Device for making layout of spectacles |
-
1974
- 1974-07-04 JP JP49075823A patent/JPS6022313B2/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS515951A (en) | 1976-01-19 |
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