JPS60217596A - Semiconductor integrated circuit - Google Patents

Semiconductor integrated circuit

Info

Publication number
JPS60217596A
JPS60217596A JP60033242A JP3324285A JPS60217596A JP S60217596 A JPS60217596 A JP S60217596A JP 60033242 A JP60033242 A JP 60033242A JP 3324285 A JP3324285 A JP 3324285A JP S60217596 A JPS60217596 A JP S60217596A
Authority
JP
Japan
Prior art keywords
voltage
transistor
power supply
circuit
output terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60033242A
Other languages
Japanese (ja)
Inventor
Masamichi Asano
正通 浅野
Hiroshi Iwahashi
岩橋 弘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP60033242A priority Critical patent/JPS60217596A/en
Publication of JPS60217596A publication Critical patent/JPS60217596A/en
Pending legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C17/00Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards

Landscapes

  • Read Only Memory (AREA)
  • Logic Circuits (AREA)

Abstract

PURPOSE:To boost appropriately a supply voltage supplied to a terminal for common use of a signal and a power source by increasing a supply voltage and by limiting it to the prescribed value with the aid of a constant voltage means. CONSTITUTION:When a pin 6 is switched from for signal use to for power supply use, a supply voltage is supplied and a control signal A becomes ''L'', an oscillator circuit 20 operates and a transistor 8 of an invertor 21 is controlled. On the other hand, an output end O1 of a power source switching circuit 11 is charged by a difference voltage between the supply voltage and a threshold voltage of a transistor 4, while an output voltage of the output end O1 of the invertor 21 is boosted through the capacitor 21 by synchronizing with an oscillation outut of the circuit 20. When this boosting voltage exceeds a break voltage, a diode 24 is broken down and said voltage is set to the prescribed value. The output voltage of the output end O1 of a power source switching circuit 13 is boosted by the prescribed value, and an appropriate supply voltage without a drop due to the threshold voltage of a transistor 4, etc., can be taken out from an output end O2 of an invertor 22.

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は信号が供給される端子と同じ端子に供給され
る電源の電圧を昇圧する機能を有する半導体集積回路に
関する。
DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a semiconductor integrated circuit having a function of boosting the voltage of a power supply supplied to the same terminal as a terminal to which a signal is supplied.

〔発明の技術的背景とその問題点〕[Technical background of the invention and its problems]

一般に半導体集積回路のパッケージから導出される外部
導出ピン(端子)数は、パッケージの小形化等の面から
少ない方がよい。乙の問題の解決策として、集積回路の
゛外部導出ピンを共用することがあげられるが、信号用
ピンと電源用ビンを共用することを考えた場合、このビ
ンに付随した集積回路内部の配線に、入力信号の電流能
力(たとえば+lOμA〜−10μA程度)以上の電流
を流すことは問題であるから、この能力の範囲内に電流
値を抑える必要がある。そしてこのようなビン共用回路
はたとえば特願昭54−23204号の出願で詳しく述
べられているが、以下この回路を説明する。第1図に示
す回路は基本的に電源切換回路1とインバータ(反転回
路)2とによって構成されている。このうち電源切換回
路1はソースが共通接続されこの共通接続点O1を出力
端とするディプレッション型のMOS )ランソスタ3
およびエンハンスメント型のMOS )ランゾスタ4と
によって構成されている。上記トランジスタ3のドレイ
ンには外部導出ピン5が設けられ、このピン5には通常
、使用される電源電圧vcが常時供給される。さらにト
ランジスタ3のダートには制御信号Aが供給される。ま
た上記トランジスタ4のドレイン、ダートが共通接続さ
れ、この共通接続点にはもう一つのピン6が設けられる
。上記ピン6には上記電源電圧vc系の信号、す、なわ
ちVcレベルを高論理レベル、アース(接地)レベルを
低論理レベルとする信号か、あるいはvcよシも高電圧
の電源電圧V、のいずれか一方が供給される。上記トラ
ンジスタ3,4によって構成される電源切換回路1は、
制御信号Aのレベルに応じてその出力端O1から、上記
各ピン5.6に供給される電源電圧veあるいはVpを
切換出力するようになっている。なお、上記ピン6に供
給される信号は図示しない他の回路に供給されるように
なっている。
Generally, the number of external lead-out pins (terminals) led out from the package of a semiconductor integrated circuit is preferably small from the viewpoint of downsizing the package. One possible solution to problem B is to share the external lead pins of the integrated circuit, but when considering sharing the signal pin and power supply bin, the internal wiring of the integrated circuit associated with this bin may be Since it is a problem to flow a current exceeding the current capability of the input signal (for example, about +10 μA to −10 μA), it is necessary to suppress the current value within the range of this capability. Such a bin sharing circuit is described in detail in, for example, Japanese Patent Application No. 54-23204, and this circuit will be explained below. The circuit shown in FIG. 1 basically consists of a power supply switching circuit 1 and an inverter (inverting circuit) 2. The circuit shown in FIG. Among these, the power supply switching circuit 1 is a depletion type MOS whose sources are commonly connected and whose output terminal is the common connection point O1.
and an enhancement type MOS) Lanzostar 4. An external lead-out pin 5 is provided at the drain of the transistor 3, and the power supply voltage VC used is normally supplied to this pin 5 at all times. Further, a control signal A is supplied to the dart of the transistor 3. Further, the drains and darts of the transistors 4 are commonly connected, and another pin 6 is provided at this common connection point. The pin 6 is connected to a signal related to the power supply voltage VC, that is, a signal that sets the Vc level to a high logic level and the earth (ground) level to a low logic level, or a power supply voltage V that is also a high voltage in addition to the VC level. Either one is supplied. The power supply switching circuit 1 constituted by the transistors 3 and 4 is as follows:
Depending on the level of the control signal A, the power supply voltage ve or Vp supplied to each pin 5.6 is switched and outputted from the output terminal O1. Note that the signal supplied to the pin 6 is supplied to another circuit (not shown).

上記インバータ2はドレインが上記電源切換回路1の出
力端01に接続され、r−)、ソースが共に出力端02
に接続されたディプレッション型のMOSトランジスタ
7と、ドレインが上記出力端02に接続され、ソースが
アースに接続されたエンハンスメント型のMOS )ラ
ンジスタ8とから構成されている。そして上記トランジ
スタ8のダートには制御信号Bが供給される。
The drain of the inverter 2 is connected to the output terminal 01 of the power supply switching circuit 1, and the source thereof is connected to the output terminal 02 of the power supply switching circuit 1.
It is composed of a depletion type MOS transistor 7 connected to the output terminal 02, and an enhancement type MOS transistor 8 having a drain connected to the output terminal 02 and a source connected to ground. A control signal B is supplied to the dart of the transistor 8.

上記のような構成において、ピン6を信号用ピンとして
用いる場合には、制御信号Aを高(論理)レベル(ve
レベル、たとえば+5ビルト)としてトランジスタ3を
オンさせる。トランジスタ3.がオンすれば出力端O1
の電圧はほぼvcとなる。′このときピン6に供給され
る信号電圧は、これを他の回路の入力信号として用いる
場合、通常(vc十1)ボルトが最大であシ、出力端0
1の電圧はほぼV。であるため、トランジスタ4のしき
b値電圧Vth4を1ビルト近辺にしておけばピン6に
信号を供給したとき入力電流はほとんど流れず、充分他
の回路の入力信号として通用する。またこのとき、イン
バータ2の出力端02には、制御信号Bのレベルに対応
して高、低レベル信号が出力される。
In the above configuration, when pin 6 is used as a signal pin, control signal A is set to a high (logical) level (ve
level (for example, +5 built) and turns on transistor 3. Transistor 3. If it turns on, the output terminal O1
The voltage is approximately VC. 'At this time, if the signal voltage supplied to pin 6 is used as an input signal for another circuit, the maximum voltage is usually (vc 11) volts, and the output terminal is 0.
The voltage of 1 is approximately V. Therefore, if the threshold b value voltage Vth4 of the transistor 4 is set to around 1 build, almost no input current will flow when a signal is supplied to the pin 6, and it can be used as an input signal for other circuits. At this time, high and low level signals are outputted to the output terminal 02 of the inverter 2 in accordance with the level of the control signal B.

一方、ピン6を電源用ピンとして用いる場合には、ピン
6に電源電圧Vp(たとえば+25メルト)を供給する
とともに制御信号Aを低レベルにする。このときV、−
Vth4〉Vas ”th5かつV、〉Vas −Vt
hs (ただしvo3 、 Vthsハ) 5 y 9
 xり3のf−)電圧およびしきい値電圧)の範囲でト
ランジスタ3がカットオフして、出力端O1の電圧はv
p−vth4になる。そしてこのとき制御信号Bが低レ
ベルであれば上記電圧vrvth4はそのまま出力端0
2に出力される。
On the other hand, when pin 6 is used as a power supply pin, power supply voltage Vp (for example, +25 melt) is supplied to pin 6, and control signal A is set to a low level. At this time, V, -
Vth4〉Vas ”th5 and V,〉Vas -Vt
hs (however, vo3, Vthsc) 5 y 9
The transistor 3 is cut off in the range of f-) voltage and threshold voltage of xri3, and the voltage at the output terminal O1 becomes v
It becomes p-vth4. At this time, if the control signal B is at a low level, the voltage vrvth4 remains at the output terminal 0.
2 is output.

第2図は上記第1図に示す回路を用いたEFROM (
(レーサプルプログラマグルROM )の回路構成図で
ある。このROMはデータ読出し時には上記ピン6を信
号用ビンとして用い、データ書込み時の場合にはピン6
を+25♂ルトの電圧を供給するための電源用ビンとし
て用いるものである。第2図において10はピン6の電
圧を検出する電圧検出回路であシ、ピン6の電圧がvc
以下のときには高レベル信号を、vpのときには低レベ
ル信号をそれぞれ出力するようになっている。そしてこ
の電圧検出回路10の出力信号は前記トランジスタ3の
ダートに制御信号Aとして供給されるとともに、前記ト
ランジスタ8のP−)に制御信号Bとして供給される。
Figure 2 shows an EFROM (
(Racer pull programmable ROM) is a circuit configuration diagram. This ROM uses pin 6 as a signal bin when reading data, and pin 6 when writing data.
This is used as a power supply bottle to supply +25♂ volt voltage. In Figure 2, 10 is a voltage detection circuit that detects the voltage at pin 6, and the voltage at pin 6 is vc.
A high level signal is output in the following cases, and a low level signal is output in the case of vp. The output signal of this voltage detection circuit 10 is supplied as a control signal A to the dart of the transistor 3, and is also supplied as a control signal B to the transistor P-) of the transistor 8.

また111〜11nはアドレスデコーダであシ、こレラ
各アドレスデコーダ111〜11nの出力端は、上記電
圧検出回路ioの出力信号をダート入力とするディプレ
ッション型の各MO8トランジスタ12工〜12nを介
して、たとえば図示しない多数のメモリセルのダートが
接続されている行線13五〜13nそれぞれに接続され
る。また上記各行線131〜13nにはそれぞれ、ディ
プレッション型のMOS )ランジスタ14のf−)、
ソースが共通接続され、さらにこの各トランジスタ14
のドレインと前記ピン6との間には、前記インバータ2
の出力端02の電圧をr−)入力トスるエンハンスメン
ト型のMOS )ランゾスタ15それぞれが挿入される
Further, 111 to 11n are address decoders, and the output terminals of each of the address decoders 111 to 11n are connected to depletion type MO8 transistors 12 to 12n, each of which receives the output signal of the voltage detection circuit io as a dart input. , for example, to each of the row lines 135 to 13n to which the darts of a large number of memory cells (not shown) are connected. In addition, each of the row lines 131 to 13n includes a depletion type MOS) transistor 14f-),
The sources are commonly connected, and each transistor 14
The inverter 2 is connected between the drain of the inverter 2 and the pin 6.
Each of the enhancement type MOS lanzosters 15 is inserted to input the voltage at the output terminal 02 of the R-).

上記ROMにおいて各メモリセルにデータを書き込む場
合、行線131〜13nに通常使用の電源電圧ve(+
5sルト)よシも高い電圧を印加する必要があるため、
この場合、ピン6には電源電圧vp(+25?ルト)が
供給される。このとき電圧検出回路10の出力信号は低
レベルとなシ、電源切換回路1内のトランジスタ3およ
びインバーク2内のトランジスタ8はそれぞれカットオ
フするため、インバータ2の出力端02の電圧は前記し
たようにほぼvp−vth4となる。また出力端02の
電圧がほぼVp−vth4になると各トランジスタ15
がオンし、各行線131〜13nに幌はぼvP−”th
4−vthI5 (ただしvthI 5はトランジスタ
15のしきい値電圧)が印加される。
When writing data to each memory cell in the above ROM, the normally used power supply voltage ve(+
5s) Since it is necessary to apply a high voltage,
In this case, pin 6 is supplied with the power supply voltage vp (+25 volts). At this time, the output signal of the voltage detection circuit 10 is at a low level, and the transistor 3 in the power supply switching circuit 1 and the transistor 8 in the inverter 2 are cut off, so the voltage at the output terminal 02 of the inverter 2 is as described above. It becomes approximately vp-vth4. Furthermore, when the voltage at the output terminal 02 becomes approximately Vp-vth4, each transistor 15
is turned on, and the hood is on each row line 131 to 13n.
4-vthI5 (where vthI5 is the threshold voltage of transistor 15) is applied.

このときトランジスタ121〜12nはアドレスデコー
ダ111〜11nの出力に応じカットオフあるいはオン
するため、トランジスタ121〜12nのうちカットオ
フしているトランジスタが接続されている行線のみに上
記電圧vP−vt h 4− Vt hl 5が印加さ
れてデータの書き込みが行なわれる。
At this time, the transistors 121 to 12n are cut off or turned on according to the outputs of the address decoders 111 to 11n, so the above voltage vP-vt h is applied only to the row line to which the cut-off transistor among the transistors 121 to 12n is connected. 4-Vt hl 5 is applied to write data.

しかしながら上記ROMにおいてV、として+25?ル
トを供給する場合、トランジスタ4およびトランジスタ
15のしきい値電圧はバックダートバイアス効果によっ
て約3?ルトになるため(ただし、基板の抵抗率が20
Q”、P −)酸化膜厚がs o o l、基板とソー
スが同電位の状態でのしきい値電圧がQ、8deルトの
場合)1.インバータ2の出力端02の電圧は+25?
ルトよシも約3?ルト低−+22ボルトに、行線131
〜13nに印加される電圧は+22♂ルトよシもさらに
約3?ルト低い+19ボルトにそれぞれ低下してしまう
O このように従来では信号用と電源用に共用した外部導出
ビンに電源電圧を供給する場合、実際に使用できる電圧
が低くなってしまい電圧効率が悪いという不都合がある
6 ところで上記第2図に示すROMにおいて各トランジス
タ15のe−ト電圧、すなわちインバータ2の出力pO
zの電圧を、ドレイン電圧すなわちビン6に供給される
電圧vpに近い電圧ある騒はVp、1: j)も高い電
圧にすれば、行fm13s〜13nに印加される電圧は
ほぼVpとすることができる。そこでインバータ2の出
力端0宏の電圧をVに近い電圧あるいはV、よりも高い
電圧にするためにはビン6に供給される電圧を昇圧する
必要がある。
However, in the above ROM, V is +25? When the current is supplied, the threshold voltages of transistors 4 and 15 are approximately 3? due to the back dart bias effect. (However, the resistivity of the substrate is 20
Q", P -) If the oxide film thickness is so l and the threshold voltage is Q, 8 del when the substrate and source are at the same potential) 1. Is the voltage at the output terminal 02 of the inverter 2 +25?
Ruto Yoshi is also about 3? Root low - +22 volts, line 131
The voltage applied to ~13n is +22♂ and also about 3? In this way, in the past, when power supply voltage was supplied to an external output bin that was shared for both signal and power supply, the voltage that could actually be used was lower, resulting in poor voltage efficiency. However, in the ROM shown in FIG. 2, the output voltage of each transistor 15, that is, the output pO of the inverter 2,
If the voltage of z is set to a voltage close to the drain voltage, that is, the voltage vp supplied to the bin 6, but also higher than the voltage Vp, 1: j), the voltage applied to the rows fm13s to fm13n will be approximately Vp. I can do it. Therefore, in order to make the voltage at the output terminal 0 of the inverter 2 close to V or higher than V, it is necessary to boost the voltage supplied to the bin 6.

〔発明の目的〕[Purpose of the invention]

この発明は上記のような事情を考慮してなされたもので
あ夛、その目的は、信号用と電源用〔発明の概要〕 〜J 上記目的を達成するためこの発明あっては、電圧昇圧手
段によシミ源電圧を昇圧し、この昇圧電圧を定電圧手段
によシ所定値に制限するようKしている。
This invention has been made in consideration of the above-mentioned circumstances, and its purpose is to provide a voltage boosting means for signals and power supplies. The smear source voltage is boosted, and the boosted voltage is limited to a predetermined value by a constant voltage means.

〔発明の実施例〕[Embodiments of the invention]

以下、図面を参照してこの発明の一実施例を説明する。 Hereinafter, one embodiment of the present invention will be described with reference to the drawings.

第3図において第1.第2.第3の電源切換回路11g
12r13それぞれは、前記第1図に示すものと同様に
、制御信号Aをr−ト入力とするディゾレッ7Illン
型の[08)ランジスタ3とドレイン、ダートが共通接
続されたエンハンスメント型のMOS )ランゾスタ4
とによって構成されている。また第1.第2のインバー
タ21.22それぞれも、第1図に示すものと同様に、
ダート、ソースが出力端02に共通接続されたディゾレ
ッション型のMOS トランシスタフと制御信号BをP
−)入力とするエンハンスメント型のMOS )ランソ
スタ8とによって構成されてbる。上記第1の電源切換
回路11の出力端O1は上記第1のインバータ21の電
源供給端すなわちトランジスタ7のドレインに接続され
る。また上記第1のインバータ21内のトランジスタ8
のダートには、上記第1、第2.第3の電源切換回路1
8.1□、13内の各トランジスタ4のドレインが共通
接続されるビン6に電源電圧vpが供給されている期間
に、所定周波数の繰シ返し信号を発生する発振回路20
の出力信号が上記制御信号Bとして供給される。上記第
1のインバータ21の出力端O!と上記第2の電源切換
回路12の出力端O1との間には、第1のキャパシタン
ス2ノが接続される。また上記第2の電源切換回路12
の出力端02とアースとの間には第2のキヤ/4′シタ
ンス22が接続される。なお、この第2のキャパシタン
スは出力端0.の浮遊容量およびf−)容量等の寄生容
量を利用しても良いし、新たに容量を付加して構成して
も良い。上記第3の電源切換回路13の出力端O1は上
記第2のインバータ22の電源供給端すなわちトランジ
スタ7のドレインに接続される。また上記第2、第3の
電源切換回路1..13の出力端間には、ドレイン、ダ
ートが共通接続されてダイオード接続されたI型のMO
S )ランソスタ23が接続される。ここでいうI型の
トランジスタとはしきい値電圧が0?ルト近傍(たとえ
ば−0,3♂ルト)にあるものをいう。さらに上記第2
の電源切換回路12の出力端01とアースとノ間ニは、
アノードをアース側に向けてダイオード24が接続され
る。
In Figure 3, 1. Second. Third power supply switching circuit 11g
Each of 12r13 is an enhancement type MOS whose drain and dart are commonly connected to the transistor 3 of the disol 7Illn type which receives the control signal A as the r-to input, as shown in FIG. 4
It is composed of. Also number 1. Each of the second inverters 21 and 22 is also similar to that shown in FIG.
A deresolution type MOS whose dart and source are commonly connected to the output terminal 02.Transistough and control signal B are connected to P
-) an enhancement type MOS as an input; and) a run source 8. The output terminal O1 of the first power supply switching circuit 11 is connected to the power supply terminal of the first inverter 21, that is, the drain of the transistor 7. Also, the transistor 8 in the first inverter 21
The above-mentioned 1st, 2nd, etc. are used for the dirt. Third power supply switching circuit 1
8.1 □, an oscillation circuit 20 that generates a repetitive signal of a predetermined frequency during a period when the power supply voltage vp is supplied to the bin 6 to which the drains of the transistors 4 in 13 are commonly connected;
The output signal of is supplied as the control signal B. Output terminal O of the first inverter 21! A first capacitance 2 is connected between the output terminal O1 of the second power supply switching circuit 12 and the output terminal O1 of the second power supply switching circuit 12. Further, the second power supply switching circuit 12
A second capacitor/4' capacitance 22 is connected between the output terminal 02 and ground. Note that this second capacitance is at the output terminal 0. Parasitic capacitance such as stray capacitance and f-) capacitance may be used, or a new capacitance may be added. The output terminal O1 of the third power supply switching circuit 13 is connected to the power supply terminal of the second inverter 22, that is, the drain of the transistor 7. Further, the second and third power supply switching circuits 1. .. Between the output terminals of 13, there is an I-type MO whose drain and dart are commonly connected and diode-connected.
S) The run source 23 is connected. Does the I-type transistor mentioned here have a threshold voltage of 0? It refers to something near the root (eg -0,3♂ root). Furthermore, the second
The connection between the output terminal 01 and the ground of the power supply switching circuit 12 is as follows:
A diode 24 is connected with its anode facing the ground side.

第4図は上記発振回路20の具体的な構成を示すもので
ある。図示するようにこの回路はディプレッション型、
エンハンスメント型オヨヒI型(トランジスタ41)の
MOS )ランジスタとキャパシタンスとによって構成
され、パワーダウン機能を備えている。すなわち制御信
号Xが低レベル(ビン6を信号用ピンとして用いる場合
)のとき、ノ臂ワーダウン状態となシ発振しない。一方
、信号Iが高レベル(ビン6を電源用ビンとして用層る
場合)のときは発振して所定周波数の繰シ返し信号を発
生するようになっている。
FIG. 4 shows a specific configuration of the oscillation circuit 20. As shown in the figure, this circuit is a depression type,
It is composed of an enhancement type Oyohi type I (MOS) transistor (transistor 41) and a capacitor, and has a power down function. That is, when the control signal X is at a low level (when the pin 6 is used as a signal pin), the arm is in a power-down state and does not oscillate. On the other hand, when the signal I is at a high level (when the bin 6 is used as a power supply bin), it oscillates to generate a repetitive signal of a predetermined frequency.

第5図(a3〜(h)は上記実施例回路の動作の一例を
示す波形図であシ、同図(a>はビン6の電圧変化波形
を、同図(b)は制御信号Aの電圧変化波形を、同図(
c)は発振回路20の出力電圧変化波形を、同図(d)
は制御信号Bの電圧変化波形を、同図(e)は第1のイ
ンバータ21の出力端0.の電圧変化波形を、同図(f
)は第2の電源切換回路12の出力端O1の電圧変化波
形を、同図(g)は第3の電源切換回路13の出力端O
1の電圧変化波形を、さらに同図(mlは第2のインバ
ータ22の出力端O:の電圧変化波形をそれぞれ示す。
FIG. 5 (a3 to (h)) are waveform diagrams showing an example of the operation of the above-mentioned embodiment circuit. The voltage change waveform is shown in the same figure (
c) shows the output voltage change waveform of the oscillation circuit 20;
is the voltage change waveform of the control signal B, and (e) of the same figure is the voltage change waveform of the control signal B. The voltage change waveform of is shown in the same figure (f
) shows the voltage change waveform at the output terminal O1 of the second power supply switching circuit 12, and (g) in the figure shows the voltage change waveform at the output terminal O1 of the third power supply switching circuit 13.
The voltage change waveform of the output terminal O: of the second inverter 22 is shown in FIG.

以下、第5図(a>〜(h)を用いて上記実施例回路の
動作を説明する。
Hereinafter, the operation of the above embodiment circuit will be explained using FIGS. 5(a>-(h)).

まず、ビン6は第5図(a)に示すように、時刻1、以
前およびt4以後は信号用ビンとして使用され、時刻t
1からt4の期間では電源用ピンとして使用されるもの
とする。時刻t1以前およびt4以後ではビン6の電圧
はvcまたはOビルトであシ、信号Aが高レベル、信号
Iが低レベルとなるため発振回路20の出力は低レベル
となシ、第1のインパ・−夕2!の出力端0繁の電圧、
第2.第3の電源切換回路1..13それぞれの出力端
O1の電圧はほぼvc(たとえば+5?ルト)になる。
First, as shown in FIG. 5(a), bin 6 is used as a signal bin at time 1, before and after t4, and at time t
It is assumed that the pin is used as a power supply pin during the period from 1 to t4. Before time t1 and after time t4, the voltage of the bin 6 is VC or O built, and the signal A is at a high level and the signal I is at a low level, so the output of the oscillation circuit 20 is at a low level.・-Evening 2! The voltage at the output terminal of 0,
Second. Third power supply switching circuit 1. .. The voltage at the output terminal O1 of each of the 13 output terminals becomes approximately vc (for example, +5 volts).

このとき信号Bは高レベルであるから、第2のインバー
タ22の出力端、Ozの’Fl圧はO?ビルトなわち低
レベルとなる。次に時刻1.においてビン6が電源用ピ
ンになシ、電源電圧vp(たとえば+25?ルト)が供
給される。このとき、信号Aが低レベル、信号Xが高レ
ベルとなシ発振回路20が動作し、第1のイン/4−夕
21内のトランジスタ8のr−トには第5図(c)に示
すようにveと0♂ルトとの間で電圧が変化する所定の
周波数の繰シ返し信号が入力する。さらにこのとき、第
1のインバータ21内のトランジスタ7のドレインには
、vpよシもトランジスタ4のしきい値電圧VthJ分
低い電圧VP ’th4となりている第1の電源切換回
路11の出力端O1の電圧が入力するため、第1のイン
バータ21の出力端02ではほぼOぎルトとvp−Vt
h4との間で電圧が変化する波形が得られる。一方、第
2.第3の電源切換回路1、.13では各トランジスタ
4によって、出力端0.それぞれがvP−vth4に充
電される。また第2の電源切換回路12の出力端O1の
電圧は第1のインバータ21の出力電圧に同期して、第
1のキャパシタンス21による容量結合によってよシ高
い電圧に持ち上げられるが、信号Bが高レベルで第2の
インバータ22の出力端02の電圧がOMシルトなって
いるため昇圧されない。したがって時刻ti以後から制
御信号Bが低レベルに立下る時刻t2までの期間では、
第2.第3の電源切換回路12.13の各出力端01の
電圧はほぼ一定になる。
At this time, signal B is at a high level, so the 'Fl pressure at the output terminal of the second inverter 22, Oz, is O? Built, ie low level. Next, time 1. In this case, the pin 6 is used as a power supply pin, and a power supply voltage VP (for example, +25V) is supplied. At this time, the oscillation circuit 20 operates with the signal A at a low level and the signal As shown, a repetitive signal of a predetermined frequency whose voltage changes between ve and 0♂tort is input. Furthermore, at this time, the drain of the transistor 7 in the first inverter 21 has a voltage VP 'th4 which is lower than VP by the threshold voltage VthJ of the transistor 4. Since the voltage of
A waveform in which the voltage changes between h4 and h4 is obtained. On the other hand, the second. Third power supply switching circuit 1, . 13, each transistor 4 causes an output terminal 0. Each is charged to vP-vth4. Furthermore, the voltage at the output terminal O1 of the second power supply switching circuit 12 is raised to a higher voltage by capacitive coupling by the first capacitor 21 in synchronization with the output voltage of the first inverter 21; Since the voltage at the output terminal 02 of the second inverter 22 is OM silt at this level, it is not boosted. Therefore, in the period from time ti to time t2 when control signal B falls to a low level,
Second. The voltage at each output terminal 01 of the third power supply switching circuit 12.13 becomes approximately constant.

時刻t2において信号Bが低レベルに立下ると、第2の
インバータ22内のトランジスタ8がカットオフするた
め、第2の電源切換回路12の出力端O1の電圧は第1
のインバータ21の出力端O!の電圧に同期して順次レ
ベルシフトされる。レベルシフトされる第2の電源切換
回路12の出力端O1の電圧はダイオード接続されたト
ランジスタ23によシ整流され、この整流出力電圧が第
3の電源切換回路13の出力端O1に入力されるため、
この第3の電源切換回路1sの出力端01および第2の
インベータ21の出力端O−には昇圧された電圧が得ら
れる。この昇圧された電圧が得られている期間では、第
2.第3の電源切換回路J2+J3内の各トランジスタ
4はカットオフしているため、ピン6への電流は生じな
い。
When the signal B falls to a low level at time t2, the transistor 8 in the second inverter 22 is cut off, so that the voltage at the output terminal O1 of the second power supply switching circuit 12 becomes the first voltage.
The output end of the inverter 21 O! The level is shifted sequentially in synchronization with the voltage. The level-shifted voltage at the output terminal O1 of the second power supply switching circuit 12 is rectified by the diode-connected transistor 23, and this rectified output voltage is input to the output terminal O1 of the third power supply switching circuit 13. For,
A boosted voltage is obtained at the output terminal 01 of the third power supply switching circuit 1s and the output terminal O- of the second inverter 21. During the period in which this boosted voltage is obtained, the second. Since each transistor 4 in the third power supply switching circuit J2+J3 is cut off, no current flows to pin 6.

また昇圧時に第2の電源切換回路1−の出力端01の電
圧がダイオード24の逆バイアス時におけるブレークダ
ウン電圧を越えると、このダイオード24がブレークダ
ウンを起すため、第2.第3の電源切換回路12.13
の各出力端O!の電圧は所定値に押えられ、この電圧が
異常に高くなることによる各トランジスタの破壊を防止
することができる。したがって、上記ダイオード24の
ブレークダウン電圧は、第2゜第3の電源切換回路J 
2 * 73 、第2のインバータ22内の各トランジ
スタおよびトランジスタ23のブレークダウン電圧、た
とえばソヤンクションブレークダウン電圧、フィールド
インデューズドジャンクションブレークダウン電圧等よ
シも低く設定されている。
Furthermore, when the voltage at the output terminal 01 of the second power supply switching circuit 1- exceeds the breakdown voltage of the diode 24 during reverse bias during boosting, this diode 24 causes breakdown. Third power supply switching circuit 12.13
Each output terminal O! The voltage is suppressed to a predetermined value, and it is possible to prevent each transistor from being destroyed due to an abnormally high voltage. Therefore, the breakdown voltage of the diode 24 is the same as that of the second and third power supply switching circuits J.
2*73, the breakdown voltages of each transistor in the second inverter 22 and the transistor 23, such as the sojunction breakdown voltage and the field induced junction breakdown voltage, are also set low.

ここで第1のインバータ21の出力端02の高レベルの
電圧をV(,2□)、第2の電源切換回路12の出力端
O1の低レベル、高レベルの電圧をそれぞれvL(Jz
) 、vHClx)とし、第1 、i2のキャパシタン
ス21.22の容量をそれぞれC,、C,とすれば、第
1のインバータ21の出力端02の電圧がv(21)と
なったときに次の式が成立する。
Here, the high-level voltage at the output terminal 02 of the first inverter 21 is V(,2□), and the low-level and high-level voltages at the output terminal O1 of the second power supply switching circuit 12 are respectively vL(Jz
), vHClx), and the capacitances of the first and i2 capacitances 21 and 22 are C, , C, respectively. When the voltage at the output terminal 02 of the first inverter 21 becomes v(21), The formula holds true.

Cs (V(2,)+vL(h)) +c!vL(Jg
)= (Ct+Cs) Vn(Js) −(11ここで
、α=91とおけばvHClz)は次式で表わC。
Cs (V(2,)+vL(h)) +c! vL(Jg
)=(Ct+Cs)Vn(Js)-(11Here, if α=91, vHClz) is expressed by the following formulaC.

される。be done.

(1+(X)Vb(zl)+V(2、)−(21■H(
1鵞)−1+ケ□ したがってv!1(Jx)はC1とC,の容量比αの値
によって決定され、原理的には次式の範囲で設定可能で
ある。
(1+(X)Vb(zl)+V(2,)-(21■H(
1) -1+ke□ Therefore, v! 1(Jx) is determined by the value of the capacitance ratio α between C1 and C, and can be set within the range of the following formula in principle.

VL(’Jl)<Va(71)<vL(h)+v(2t
) ”’ (3)この結果、基板濃度7 X 10” 
atoms/an3、ゲート酸化膜厚s o o l、
パックダート/クイアズが0ビルトのときの第1.第2
.第3の電源切換回路11a1m+’s内の各トランジ
スタ4のしきい値電圧Vth4(o)を0.8コルトと
すると、V’=+25&ルトのときトランジスタ4のし
きい値電圧Vth4(zs)は・々、りf−)−々イア
ス効果によシ約3はルトになるため、 v(J、)””p Vth4(2s) =25−3=22[&ルト] ・・・(4)vL(Ji
)=vp ’th4(25)=25−3=22Cdルト
〕 ・・・(5)となシ、α=1、すなわちC1””C
2の場合、上記(2)式によh vH(J、)=33 
zルトとなる。このとき、■型のMOS )ランソスタ
23のしきい値電圧は、パックf−)バイアス効果によ
シ約1.2 、J?シルトなるため、第2のインバータ
22の出力端02の電圧は一定時間後に31.8&ルト
になる。
VL('Jl)<Va(71)<vL(h)+v(2t
) ”' (3) As a result, the substrate concentration is 7 x 10”
atoms/an3, gate oxide film thickness so o l,
1st when Pack Dart/Quias is 0 built. Second
.. Assuming that the threshold voltage Vth4(o) of each transistor 4 in the third power supply switching circuit 11a1m+'s is 0.8 corts, the threshold voltage Vth4(zs) of the transistor 4 when V'=+25&lt;・Rf−)−−Rt due to the Ias effect, therefore, v(J,)””p Vth4(2s) =25−3=22[&Rt]...(4) vL(Ji
)=vp'th4(25)=25-3=22Cd] ...(5), α=1, that is, C1""C
In the case of 2, h vH (J,) = 33 according to the above formula (2)
It becomes Z Ruto. At this time, the threshold voltage of the type MOS transistor 23 is approximately 1.2, J? due to the pack f-) bias effect. Due to the silt, the voltage at the output terminal 02 of the second inverter 22 becomes 31.8 &lt; after a certain period of time.

時刻t3からt4までの期間およびt4以後はそれぞれ
、時刻t1からt4までの期間およびt1以前と同じ動
作なので説明は省略する。
The period from time t3 to t4 and after t4 are the same operations as the period from time t1 to t4 and before t1, so the explanation will be omitted.

上記実施例回路を前記第2図に示すROMの電源切換回
路1およびインバータ2の代わシに用騒、第2のインバ
ータ22の出力端02を各トランジスタ15のf−トに
接続すレバ、ピン6にV、=+25d?ルトを印加した
とき第2のインバータ22の出力端02の電圧はたとえ
ば前記のような条件下では31.8&ルトになるため、
各トランジスタ15は3極管領域に入シ、行線131〜
13nにはビン6に印加された+25?ルトがほぼその
1−1出力されることになる。
The above embodiment circuit is used in place of the power supply switching circuit 1 and inverter 2 of the ROM shown in FIG. V to 6, = +25d? When the voltage is applied, the voltage at the output terminal 02 of the second inverter 22 becomes, for example, 31.8 &lt;
Each transistor 15 enters the triode region, and the row lines 131~
13n has +25? applied to bin 6? The root will be output approximately 1-1.

このように上記実施例回路をEPROMに用いれば従来
のような電圧効率が悪くなるという不都合は生じない。
In this way, if the circuit of the above embodiment is used in an EPROM, the problem of poor voltage efficiency as in the conventional case does not occur.

第6図は上記実施例回路において、ビン6に供給する電
源電圧Vpに対する第2の電源切換回路12の出力端o
、のビーク電圧Vpz(J□)と第2のインバータ22
の出力端02の電圧■(23)の変化特性を示すもので
ある。ここで実線で示す特性は前記ダイオード24を設
けた場合のものであシ、破線で示す特性は設けなかった
場合のものである。第6図から明らかなようにダイオー
ド24を設けた場合、第2の電源切換回路12の出力端
O1のピーク電圧vpg(1*)は・第2、第3の電源
切換回路1z+111、第2のインベータ22内の各ト
ランジスタおよびトランジスタ23のブレークダウン電
圧Vllnよシも低い一定電圧に設定される。したがっ
て上記ダイオード24は定電圧回路として作用する。
FIG. 6 shows the output terminal o of the second power supply switching circuit 12 in response to the power supply voltage Vp supplied to the bin 6 in the above embodiment circuit.
The peak voltage Vpz (J□) of , and the second inverter 22
This shows the change characteristics of the voltage (23) at the output terminal 02 of . The characteristics shown by the solid line here are those when the diode 24 is provided, and the characteristics shown by the broken line are those when the diode 24 is not provided. As is clear from FIG. 6, when the diode 24 is provided, the peak voltage vpg (1*) at the output terminal O1 of the second power supply switching circuit 12 is: The breakdown voltage Vlln of each transistor in inverter 22 and transistor 23 is also set to a lower constant voltage. Therefore, the diode 24 acts as a constant voltage circuit.

第7図(a)〜(c)それぞれは上記ダイオード240
代わシに使用可能な定電圧回路の一例を示すものである
。第7図(a)に示す回路はフィールドインデユーノド
ダイオード3ノのダートを、一対の抵抗j 2. J 
3によってvcを分割した電圧によって/ぐイアスした
ものでアシ、ダイオード31のダート電圧によってブレ
ークダウン耐圧を設定することができる。同図(blは
n個のエンハンスメント型のMOS )ランジスタ34
1〜34nを直列接続したものであシ、第2の電源切換
回路12の出力端O1の電圧はn・Vlh(34)とな
る。
FIGS. 7(a) to (c) each show the above diode 240.
This figure shows an example of a constant voltage circuit that can be used instead. The circuit shown in FIG. 7(a) connects a field inductor diode 3 and a pair of resistors j and 2. J
The breakdown voltage can be set by the voltage of the diode 31. The same figure (bl is n enhancement type MOS) transistor 34
1 to 34n are connected in series, and the voltage at the output terminal O1 of the second power supply switching circuit 12 is n·Vlh (34).

ただしVth(54)は各トランジスタ341〜34n
のしきい値電圧であシ、すべて等しい値であるとする。
However, Vth (54) is for each transistor 341 to 34n.
Assume that the threshold voltages are all equal.

同図(c)はf−)酸化膜が極めて厚い(たとえば80
00X)フィールドMO8)ランノスタ35である。
In the same figure (c), the f-) oxide film is extremely thick (for example, 80 mm).
00X) Field MO8) Runnostar 35.

第8図(a)〜(d)それぞれは前記第1.第2.第3
の電源切換回路11.1□ 、13の代わシに使用可能
な電源切換回路の構成を示すものである。第8図−(a
) 、 (b)それぞれに示す回路は1個のディグレッ
ション型のMOS )ランゾスタ36と2個のエンハン
スメント型のMOS )ランシス゛り37.38とによ
っであるじは3個のエンハンスメント型のMOS )ラ
ンゾスタ37.38.39によって構成され、ビン6に
電源電圧■、を印加したときに出力端o、でハVp 2
Vthg (vth”は2個の各エンハンスメント型の
MOSトランジスタ37?、311のしきい値電圧)な
る電圧が得られる。また第8図(c) 、 (dlそれ
ぞれに示す回路は1個のディゾレッション型のMOS 
)ランジスタ36とn個のエンハンスメント型のMOS
 )ランゾスタ391〜39nとによって、あるいは(
n+1 ) 個(Dエンノ・ンスメント型のMOSトラ
ンジスタ39.〜39n+1によって構成され、ビン6
に電源電圧vpを印加したときに出力端O1ではvp−
nVthz(Vthzはn個の各エンハンスメント型の
MOS )ランゾスタ391〜39nのしきい値電圧)
なる電圧が得られる。
FIGS. 8(a) to 8(d) each show the above-mentioned No. 1. Second. Third
This figure shows the configuration of a power supply switching circuit that can be used in place of the power supply switching circuits 11.1□ and 13. Figure 8-(a
), (b) The circuits shown in each are one degradation type MOS.) Lanzostar 36 and two enhancement type MOS.) Lanzostar 36 and two enhancement type MOS.) Lanzostar 36 and two enhancement type MOS. 37, 38, and 39, and when the power supply voltage ■ is applied to the bin 6, the output terminal o is Vp 2
A voltage of Vthg (vth" is the threshold voltage of each of the two enhancement type MOS transistors 37? and 311) is obtained. Also, the circuits shown in FIG. type MOS
) transistor 36 and n enhancement type MOS
) by Lanzosta 391-39n or (
n+1 ) (D-enhancement type MOS transistors 39. to 39n+1, and the bin 6
When power supply voltage vp is applied to output terminal O1, vp-
nVthz (Vthz is the threshold voltage of each n enhancement type MOS Lanzostar 391 to 39n)
The following voltage can be obtained.

第9図はこの発明の他の実施例の構成を示すものである
。前記第3図に示す実施例回路において第3の電源切換
回路13は、ビン6に電源電圧vpが印加されたとき、
第2のインバータ22内のトランジスタ7のドレイン電
圧を急速に上昇させるためのものである。したがって第
2のインバータ22の出力端02の電圧が上昇するのに
要する時間を特に問題としない場合には第9図に示すよ
うに省略してもよい。なお、この実施例回路では定電圧
回路としての前記ダイオード24が第2のインバータ2
2の出力端02に接続されておシ、このダイオ−P24
を設げることによシ第2のインバータ22′の出力端0
2の電圧はダイオード24のブレークダウン電圧で決定
され、MOSトランジスタ23のしきい値電圧には左右
されず一定となる。なお、このダイオード24は第3図
の実施例と同様に第2の電源切換回路12の出力端O1
に接続するようにしてもよい。
FIG. 9 shows the structure of another embodiment of the invention. In the embodiment circuit shown in FIG.
This is for rapidly increasing the drain voltage of the transistor 7 in the second inverter 22. Therefore, if the time required for the voltage at the output terminal 02 of the second inverter 22 to rise is not a particular problem, it may be omitted as shown in FIG. 9. In this embodiment circuit, the diode 24 as a constant voltage circuit is connected to the second inverter 2.
This diode is connected to output terminal 02 of P24.
By providing the output terminal 0 of the second inverter 22'
The voltage 2 is determined by the breakdown voltage of the diode 24 and remains constant regardless of the threshold voltage of the MOS transistor 23. Note that this diode 24 is connected to the output terminal O1 of the second power supply switching circuit 12 as in the embodiment shown in FIG.
You may also connect it to

また、ダイオード接続されたMOS )ランジスタ23
は、第2.第3の電源切換回路1g、1gの各出力端0
1における電圧降下を低くおさえるためにそのしきb値
電圧は小さb方がよく、前記第3図あるいは上記第9図
それぞれの実施例のように、そのしき1値電圧がθ?ル
ト近傍の■型のMOS )ランゾスタを周込るのが好ま
しいが、これは通常のエンハンスメント型のMOSトラ
ンジスタCパックゲートバイアスがO?ルトのときしき
1値電圧は0.8&ルト)あるいは通常のPN接合ダイ
オード等、整流作用をもつものならばどのようなもので
も使用可能である。
In addition, a diode-connected MOS) transistor 23
The second. Third power supply switching circuit 1g, each output terminal 0 of 1g
In order to suppress the voltage drop at 1, it is better to have a smaller threshold b-value voltage, and as in the embodiments shown in FIG. 3 or FIG. 9, the threshold voltage is θ? It is preferable to use a type MOS transistor near the root (type MOS transistor) near the root, but this is because the normal enhancement type MOS transistor C pack gate bias is O? Any device having a rectifying effect can be used, such as a normal PN junction diode (the threshold voltage of 0.8 &lt;

なお、第10図はパックP−)バイアス電圧〆IVn 
lに対するしきい値電圧Vthの変化特性を示すもので
アシ、実線は1型のMOS )ランジスタを、破線はエ
ンハンスメント型のMOS )ランゾスタをそれぞれ示
す。ここでエンハンスメント型のMOS )ランゾスタ
のVthが〆lVml>2がルトの範囲で大きく変化し
ているのは、チャネルイングラの影響による。
In addition, Fig. 10 shows the pack P-) bias voltage 〆IVn
The graph shows the change characteristics of the threshold voltage Vth with respect to l, and the solid line shows a 1-type MOS transistor, and the broken line shows an enhancement-type MOS transistor. Here, the reason why the Vth of the enhancement type MOS (Lanzostar) changes greatly in the range of 〆lVml>2 is due to the influence of the channel angler.

この発明による半導体集積回路では、昇圧されたかなシ
高い電圧が得られるため、この高電圧が印加されるトラ
ンジスタには高耐圧構造が用いられている。第11図は
前記トランジスタ4.7.8部分の素子構成を示すもの
であり、第11図(a)は平面図、同図(b)はその断
面図、同図(c)はシンボル図である。図において−L
!はp型の基板、51,52.53はn+型のドレイン
領域、54,55.56は♂型のソース領域、57はp
−型のフィールド領域、58はソース、ドレイン領域と
同導電型でよシネ細物濃度が低Inn−型の低濃度領域
、59は第1ポリシリコン配線、60は第2ポリシリコ
、ン配線、61はAt配線、62は絶縁膜である。図示
するように各ドレイン領域51,52.53および各ソ
ース領域54.55それぞれは直接フィールド領域57
に接触せず、低濃度領域58が介在しているため、ドレ
イン領域51,52.53およびソース領域54.55
それぞれとフィールド領域57との接触による接合破壊
電圧の低下、ダート変調接合破壊電圧(Breakdo
wn voltageof the Field 1n
duced Junction )の低下を防止するこ
とができる。
In the semiconductor integrated circuit according to the present invention, since a rather high boosted voltage can be obtained, a high breakdown voltage structure is used for the transistor to which this high voltage is applied. Fig. 11 shows the element configuration of the transistor 4, 7, and 8 parts, Fig. 11 (a) is a plan view, Fig. 11 (b) is a cross-sectional view, and Fig. 11 (c) is a symbol diagram. be. In the figure -L
! is a p-type substrate, 51, 52.53 are n+ type drain regions, 54, 55.56 are male-type source regions, and 57 is a p-type substrate.
- type field region, 58 is the same conductivity type as the source and drain regions, and has a low concentration of inn- type low concentration regions, 59 is the first polysilicon wiring, 60 is the second polysilicon wiring, 61 is an At wiring, and 62 is an insulating film. As shown, each drain region 51, 52, 53 and each source region 54, 55 each have a direct field region 57.
The drain regions 51, 52, 53 and the source regions 54, 55
A reduction in the junction breakdown voltage due to contact between each and the field region 57, a dirt modulation junction breakdown voltage (Breakdo
wn voltage of the Field 1n
(Deduced Junction) can be prevented from decreasing.

〔発明の効果〕〔Effect of the invention〕

以上、説明したようにこの発明によれば、信号用と電源
用に共用した端子に供給される電源電圧を昇圧する機能
を有し、昇圧された電圧が一定値を越えることがない半
導体集積回路を提供することができる。
As explained above, according to the present invention, the semiconductor integrated circuit has the function of boosting the power supply voltage supplied to the terminal shared for signals and power supply, and the boosted voltage does not exceed a certain value. can be provided.

【図面の簡単な説明】[Brief explanation of drawings]

第1図はぎン共用回路の構成図、第2図は上記回路を用
いたEPROMの回路構成図、第3図はこの発明の昇圧
回路の一実施例の回路構成図、第4図は同実施例回路の
一部分の具体図、第5図は同実施例回路の動作の一例を
示す波形図、第6図は同実施例回路を説明するための特
性図、第7図は同実施例回路の一部分の他の例を示す回
路図、第8図は同実施例回路の一部分の他の例を示す回
路図、第9図はこの発明の他の実施例の回路構成図、第
10図は上記第3図および第9図に示す実施例回路を説
明するための特性図、第11図は上記第3図および第9
図に示す実施例回路内のトランジスタの素子構成を示す
平面図、断面図およびシンボル図である。 11・・・第1の電源切換回路、12・・・第2の電源
切換回路、13・・・第3の電源切換回路、21・・・
第1のインバータ、22・・・第2のインバータ、20
・・・発振回路、21・・・第1のキャパシタンス、2
2・・・第2のキャパシタンス、23・・・lff1ノ
MO8)ランゾスタ、24・・・ダイオード。 出願人代理人 弁理士 鈴 江 武 彦第1図 第4図 20
Fig. 1 is a block diagram of a shared circuit, Fig. 2 is a circuit block diagram of an EPROM using the above circuit, Fig. 3 is a circuit block diagram of an embodiment of the booster circuit of the present invention, and Fig. 4 is a circuit diagram of an embodiment of the booster circuit of the present invention. FIG. 5 is a waveform diagram showing an example of the operation of the example circuit, FIG. 6 is a characteristic diagram for explaining the example circuit, and FIG. 7 is a diagram of the example circuit. 8 is a circuit diagram showing another example of a part of the circuit of the same embodiment; FIG. 9 is a circuit diagram of another embodiment of the present invention; FIG. A characteristic diagram for explaining the example circuit shown in FIGS. 3 and 9, and FIG. 11 is a characteristic diagram for explaining the example circuit shown in FIG.
FIG. 2 is a plan view, a cross-sectional view, and a symbol diagram showing the element configuration of a transistor in the example circuit shown in the figure. DESCRIPTION OF SYMBOLS 11... 1st power supply switching circuit, 12... 2nd power supply switching circuit, 13... 3rd power supply switching circuit, 21...
First inverter, 22...Second inverter, 20
...Oscillation circuit, 21...First capacitance, 2
2... Second capacitance, 23... lff1 no MO8) Lanzo star, 24... Diode. Applicant's agent Patent attorney Takehiko Suzue Figure 1 Figure 4 20

Claims (1)

【特許請求の範囲】[Claims] 外部から電源電圧が供給される端子と、この端子に供給
される電圧を昇圧する電圧昇圧手段と、この手段によシ
得られる昇圧電圧を所定値に制限する定電圧手段とを具
備したことを特徴とする半導体集積回路。
The present invention includes a terminal to which a power supply voltage is supplied from the outside, voltage boosting means for boosting the voltage supplied to this terminal, and constant voltage means for limiting the boosted voltage obtained by this means to a predetermined value. Features of semiconductor integrated circuits.
JP60033242A 1985-02-21 1985-02-21 Semiconductor integrated circuit Pending JPS60217596A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP60033242A JPS60217596A (en) 1985-02-21 1985-02-21 Semiconductor integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60033242A JPS60217596A (en) 1985-02-21 1985-02-21 Semiconductor integrated circuit

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP6103980A Division JPS56157262A (en) 1980-05-08 1980-05-08 Boosting circuit

Publications (1)

Publication Number Publication Date
JPS60217596A true JPS60217596A (en) 1985-10-31

Family

ID=12381001

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60033242A Pending JPS60217596A (en) 1985-02-21 1985-02-21 Semiconductor integrated circuit

Country Status (1)

Country Link
JP (1) JPS60217596A (en)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS508450A (en) * 1972-12-29 1975-01-28

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS508450A (en) * 1972-12-29 1975-01-28

Similar Documents

Publication Publication Date Title
KR100298159B1 (en) Charge pump
US6363029B1 (en) Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions
KR0136664B1 (en) Voltage multiplier circuit
US4176289A (en) Driving circuit for integrated circuit semiconductor memory
EP0463545B1 (en) Substrate bias generator for semiconductor devices
US6373315B2 (en) Signal potential conversion circuit
JPH0459720B2 (en)
JP2704459B2 (en) Semiconductor integrated circuit device
US6297690B1 (en) Booster circuit
TW451538B (en) Latch up protection circuit suitable for use in multi power supply integrated circuit and its method
JPS60217596A (en) Semiconductor integrated circuit
US20210067309A1 (en) Data sampling circuit
JP2613579B2 (en) Generator circuit in integrated semiconductor circuit
US6137342A (en) High efficiency semiconductor substrate bias pump
JPH0374056B2 (en)
JP2868789B2 (en) Semiconductor drive circuit
US5905400A (en) Circuit configuration for generating a boosted output voltage
US5313111A (en) Substrate slew circuit providing reduced electron injection
JP2724218B2 (en) Semiconductor integrated circuit
US7570106B2 (en) Substrate voltage generating circuit with improved level shift circuit
US4423340A (en) Sense amplifier
JPH02161768A (en) Boosting circuit
US6342806B1 (en) Structure of a floating gate of a MOS transistor and method of changing the threshold value thereof
JPS63306594A (en) Cmos integrated circuit device
JPS62162972A (en) Current comparing circuit