JPS6020935B2 - switch circuit - Google Patents
switch circuitInfo
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- JPS6020935B2 JPS6020935B2 JP12219779A JP12219779A JPS6020935B2 JP S6020935 B2 JPS6020935 B2 JP S6020935B2 JP 12219779 A JP12219779 A JP 12219779A JP 12219779 A JP12219779 A JP 12219779A JP S6020935 B2 JPS6020935 B2 JP S6020935B2
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- switches
- turned
- resistor
- emitter
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/30—Modifications for providing a predetermined threshold before switching
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は例えばテープレコーダに使用されうるスイッチ
回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a switch circuit that can be used, for example, in a tape recorder.
例えばテープレコーダにおいて再生、早送り、巻き戻し
等を電気的に切換操作するようになされ０たものにおい
ては、その切換操作のための複数の押卸のいずれが押さ
れても得られる信号レベルが一定であることが要望され
、かつそれらの押釦のうち２個以上が誤まって同時に押
された場合にはその同時に押されたことが検知されうろ
ことが要５望される。For example, in a tape recorder in which playback, fast forward, rewind, etc. are electrically switched, the signal level obtained is constant regardless of which of the multiple buttons for the switching operation is pressed. It is desired that two or more of these push buttons be mistakenly pressed at the same time, and that the fact that they have been pressed at the same time will be detected.
本発明は上述せる２つの要望に一挙に答えうるようにな
されたスイッチ回路を提供することを目的とするもので
ある。An object of the present invention is to provide a switch circuit that can meet the above two demands at once.
以下図面を参照して本発明の実施例につき説明しよう。Embodiments of the present invention will be described below with reference to the drawings.
図面は本発明の一実施例によるスイッチ回路を示す回路
図であり、この実施例においては、ＰＮＰトランジスタ
Ｑが用いられ、そのトランジスタＱは抵抗ＲＬを介して
コレクタを接地されかつ後述する目的のために設けられ
ることが好ましいツヱナーダィオードＤｚを介して電源
Ｅにェミツタを接続されている。この場合、トランジス
タＱのヱミッタはッェナーダイオードＤｚのバイアス抵
抗ＲＥを介して接地されている。トランジスタＱのコレ
クタからは出力端子Ｔｏが導出されている。また、トラ
ンジスタＱのベースと電源Ｅとの間には抵抗Ｒ，が接続
されており、さらにそのトランジスタＱのベースには互
いは並列関係をもって抵抗Ｒ２，，Ｒ２２，…・・…・
・…・・Ｒ洲が接続されている。さらにまた、それらの
抵抗Ｒ狐Ｒ２２，・・…・・・・・・・・・・Ｒ２Ｎに
はそれぞれ接地されたスイッチＳＷ，，ＳＷ２，・・・
・・・・・・・・・・・・ＳＷＮが接続されており、抵
抗Ｒ２，，Ｒ２２，……………Ｒ２Ｎとそれらのスイッ
チＳＷ，，ＳＷ２，・・・・・・・・・・…・・ＳＷＮ
との接続点からそれぞれ端子ｔ，，ｔ２，・・・・・・
・・・…・・・ｔＮが導出されている。上述の回路構成
において、本発明においては、スイッチＳＷ，，ＳＷ２
，・・・………・・・ＳＷＮがすべてオフかあるいはそ
れらのスイッチのうちの任意の１つがオンせしめられた
場合にはトランジスタＱがオフせしめられ従って出力端
子Ｔｏにおける電圧が接地レベルにあり、かつそのオン
せしめられたスイッチに対応する端子ら，ｔ２，・・・
・・…・・・・・・・またはｔＮには常に一定レベルの
信号（この場合には接地レベル）がえられ、スイッチＳ
Ｗ，，ＳＷ２，・・・…………ＳＷＮのうちの２個以上
が同時にオンせしめられた場合にはトランジスタＱがオ
ンせしめられて出力端子Ｔｏにおける電圧が俵地レベル
から変化せしめられるように抵抗Ｒ，と抵抗Ｒ２，，Ｒ
２２，・・・・・・・・・・・・・・・Ｒ洲との分割比
が選定されており、かつ抵抗Ｒ２，，Ｒ２２，・・…・
・・・・・・…Ｒ２Ｎは互いに実質的に等しい値を有す
るものとなされている。The drawing is a circuit diagram showing a switch circuit according to an embodiment of the present invention. In this embodiment, a PNP transistor Q is used, the collector of which is grounded via a resistor RL, and for the purpose described below. The emitter is connected to a power source E via a zener diode Dz, which is preferably provided in the zener diode Dz. In this case, the emitter of the transistor Q is grounded via the bias resistor RE of the Zener diode Dz. An output terminal To is led out from the collector of the transistor Q. Further, a resistor R is connected between the base of the transistor Q and the power supply E, and furthermore, the resistors R2, R22, . . . are connected in parallel to the base of the transistor Q.
...R.S. is connected. Furthermore, those resistors R22, . . . R2N are connected to grounded switches SW, SW2, . . .
・・・・・・・・・・・・SWN is connected, resistors R2, , R22, ……R2N and their switches SW, , SW2, ・・・・・・・・・・・・...SWN
From the connection point with terminals t,,t2,...
......tN has been derived. In the above circuit configuration, in the present invention, the switches SW, SW2
,......If all SWNs are off or any one of them is turned on, transistor Q is turned off and the voltage at output terminal To is therefore at ground level. , and the terminals corresponding to the turned-on switches, t2, . . .
..........or a constant level signal (in this case, ground level) is always obtained at tN, and the switch S
When two or more of W, SW2, ......SWN are turned on at the same time, the transistor Q is turned on and the voltage at the output terminal To is changed from the level. Resistance R, and resistance R2,,R
22,......The division ratio with R is selected, and the resistors R2,, R22,...
. . . R2N have substantially the same value.
以上の説明から理解されるように、本発明によれば、ス
イッチＳＷ，，ＳＷ２，・・・・・・・・・・…・・Ｓ
ＷＮのうちの任意の１つをオンせしめた場合には、その
オンせしめられたスイッチに対応する端子ｔ，，ら，…
・・・…・・・・・・またはｔＮにおける信号レベルは
常に一定となされ、かつ出力端子Ｔｏにおける電圧も一
定レベル（接地レベル）に維持されるが、スイッチＳＷ
，，ＳＷ２，・・・・・・・・・・・・・・・ＳＷＮの
うちの２個以上が謀まってオンせしめられた場合には、
出力端子Ｔｏにおける鰭圧が変動せしめられ、それによ
って２個以上のスイッチが誤ってオンせしめられたこと
が検知されうるのである。かくして、本発明によれば、
上述のごとき極めて簡潔な回路構成をもって冒頭におい
て述べた２つの要望を一挙に満足せしめることができる
のである。なお、上述の実施例においてツェナーダィオ
ードＤ２を設けることが好ましいと述べたが、その理由
につき説明すると、トランジスタＱのェミツタ・べ−ス
間の固有電圧が例えばシリコンの場合には０．６５ボル
ト、ゲルマニウムの場合には０．１５ボルトというよう
に非常に小さいがために、抵抗Ｒ，に流れる電流が非常
に小さくなり、従ってそのままではスイッチＳＷ，，Ｓ
Ｗ２，・・・・・・・・・・・・・・・ＳＷＮのうちの
１個だけがオンせしめられた場合と２個以上がオンせし
められた場合とのベース電圧比を大きくとれないので、
ッェナーダイオードＤｚを上述のごとく接続せしめて設
けることにより、トランジスタＱのェミッ夕・ベース間
の固有電圧の見掛上の値を大きくしてやり、それにより
トランジスタＱの温度による変動や、トランジスタの特
性上のばらつき、各抵抗の値のばらつきを吸収せしめる
ことができるのである。As can be understood from the above description, according to the present invention, the switches SW, SW2, . . .
When any one of the WNs is turned on, the terminals t,, ra, . . . corresponding to the turned-on switch are turned on.
.........or the signal level at tN is always constant, and the voltage at the output terminal To is also maintained at a constant level (ground level), but the switch SW
,,SW2,・・・・・・・・・・・・・・・If two or more of the SWNs are intentionally turned on,
The fin pressure at the output terminal To is caused to fluctuate, so that it can be detected that more than one switch has been turned on in error. Thus, according to the invention:
With the extremely simple circuit configuration described above, the two demands mentioned at the beginning can be satisfied at once. In the above embodiment, it was stated that it is preferable to provide the Zener diode D2. To explain the reason for this, for example, in the case of silicon, the characteristic voltage between the emitter and the base of the transistor Q is 0.65. Since volts and germanium are very small, such as 0.15 volts, the current flowing through the resistors R, is very small, so if left as is, the switches SW,,S
W2, ・・・・・・・・・・・・・・・Since it is not possible to maintain a large base voltage ratio between when only one of SWN is turned on and when two or more are turned on. ,
By connecting and providing the Zener diode Dz as described above, the apparent value of the characteristic voltage between the emitter and the base of the transistor Q is increased, thereby reducing fluctuations due to the temperature of the transistor Q and changes in the characteristics of the transistor. This makes it possible to absorb variations in the values of each resistor.
なお、上述の実施例において用いられたトランジスタＱ
はＰＮＰ型であったが、それをＮＰＮ型としてもよいこ
とは容易に明らかであろう。Note that the transistor Q used in the above embodiment
was of the PNP type, but it is readily apparent that it may also be of the NPN type.
図面は本発明の一実施例によるスイッチ回路を示す回路
図である。
Ｑはトランジスタ、ＲＬ，ＲＢ，Ｒ，，Ｒａ，Ｒ２２．
・・・・・・・・・・・・・・・Ｒ２Ｎは抵抗、Ｔｏは
出力端子、Ｄ２はツエナーダイオード、ｔ，，ら，……
………ｔＮは端子、ＳＷ，，ＳＷ２，・・・・・・…・
・・・・・ＳＷＮはスイッチ、Ｅは電源である。The drawing is a circuit diagram showing a switch circuit according to an embodiment of the present invention. Q is a transistor, RL, RB, R, , Ra, R22.
・・・・・・・・・・・・・・・R2N is a resistor, To is an output terminal, D2 is a Zener diode, t,,ra,...
......tN is a terminal, SW,, SW2, ......
...SWN is a switch, and E is a power supply.
Claims (1)
されかつエミツタまたはコレクタを電源Ｅに接続された
ＰＮＰ型またはＮＰＮ型トランジスタＱと、該トランジ
スタＱのコレクタまたはエミツタから導出された出力端
子Ｔ＿０と、前記トランジスタＱのベースと前記電源Ｅ
との間に接続された抵抗Ｒ＿１と、互いに並列関係をも
つて前記トランジスタＱのベースに接続された抵抗Ｒ＿
２＿１，Ｒ＿２＿２，…………Ｒ＿２＿Ｎと、該抵抗Ｒ
＿２＿１，Ｒ＿２＿２，……Ｒ＿２＿Ｎにそれぞれ一端
を接続されかつ他端を接地されたスイツチＳＷ＿１，Ｓ
Ｗ＿２，……ＳＷ＿Ｎと、該スイツチＳＷ＿１，ＳＷ＿
２，……ＳＷ＿Ｎと前記抵抗Ｒ＿２＿１，Ｒ＿２，……
Ｒ＿２＿Ｎとの接続点からそれぞれ導出された端子ｔ＿
１，ｔ＿２，……ｔ＿Ｎとよりなり、 前記スイツチＳ
Ｗ＿１，ＳＷ＿２，……ＳＷ＿Ｎのいずれもオンせしめ
られていない場合には前記端子ｔ＿１，ｔ＿２……ｔ＿
Ｎが前記電源Ｅの電圧に対応する電位となされ、かつ前
記スイツチＳＷ＿１，ＳＷ＿２，……ＳＷ＿Ｎのうちの
いずれか１つがオンせしめられた場合、前記端子ｔ＿１
，ｔ＿２……ｔ＿Ｎのうちの対応する端子の電位が接地
電位となされるとともに、前記スイツチＳＷ＿１，ＳＷ
＿２，……ＳＷ＿Ｎのいずれもオンせしめられていない
かあるいは１つのみがオンせしめられた場合には前記出
力端子Ｔ＿０における電圧が変化せしめられず、前記ス
イツチＳＷ＿１，ＳＷ＿２，……ＳＷ＿Ｎのうちの２つ
以上が同時にオンせしめられた場合にのみ前記出力端子
Ｔ＿０における電圧が変化せしめられるように前記抵抗
Ｒ＿１と前記抵抗Ｒ＿２＿１，Ｒ＿２＿２，…………Ｒ
＿２＿Ｎとの分割比が選定されていることを特徴とする
スイツチ回路。 ２ 特許請求の範囲第１項記載のスイツチ回路において
、前記トランジスタＱのエミツタまたはコレクタと前記
電源Ｅとの間にツエナーダイオードＤ＿Ｚが接続され、
かつ前記エミツタまたはコレクタが抵抗Ｒ＿Ｅを介して
接地されている前記スイツチ回路。[Claims] 1. A PNP or NPN transistor Q whose collector or emitter is grounded via a resistor R_L and whose emitter or collector is connected to a power supply E, and an output derived from the collector or emitter of the transistor Q. terminal T_0, the base of the transistor Q and the power supply E
and a resistor R_1 connected to the base of the transistor Q in parallel with each other.
2_1, R_2_2,……R_2_N and the resistor R
Switches SW_1, S whose one end is connected to _2_1, R_2_2, ...R_2_N and the other end is grounded.
W_2, ...SW_N and the switches SW_1, SW_
2,...SW_N and the resistors R_2_1, R_2,...
Terminals t_ each derived from the connection point with R_2_N
1, t_2, ...t_N, and the switch S
When none of W_1, SW_2, ...SW_N is turned on, the terminals t_1, t_2, ...t_
When N is set to a potential corresponding to the voltage of the power source E and any one of the switches SW_1, SW_2, ... SW_N is turned on, the terminal t_1
, t_2...t_N, the potential of the corresponding terminal is set to the ground potential, and the switches SW_1, SW
If none of the switches SW_2, ...SW_N are turned on or only one is turned on, the voltage at the output terminal T_0 is not changed, and the voltage of the switches SW_1, SW_2, ...SW_N is not changed. The resistor R_1 and the resistors R_2_1, R_2_2, ...R
A switch circuit characterized in that a division ratio of _2_N is selected. 2. In the switch circuit according to claim 1, a Zener diode D_Z is connected between the emitter or collector of the transistor Q and the power source E,
and the switch circuit in which the emitter or collector is grounded via a resistor R_E.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12219779A JPS6020935B2 (en) | 1979-09-22 | 1979-09-22 | switch circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12219779A JPS6020935B2 (en) | 1979-09-22 | 1979-09-22 | switch circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5646335A JPS5646335A (en) | 1981-04-27 |
| JPS6020935B2 true JPS6020935B2 (en) | 1985-05-24 |
Family
ID=14829960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12219779A Expired JPS6020935B2 (en) | 1979-09-22 | 1979-09-22 | switch circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020935B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100345107B1 (en) * | 1999-11-25 | 2002-07-24 | 현대자동차주식회사 | Contact switch |
-
1979
- 1979-09-22 JP JP12219779A patent/JPS6020935B2/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5646335A (en) | 1981-04-27 |
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