JPS60192579U - Ｐａｌデコ−ダ回路 - Google Patents
Ｐａｌデコ−ダ回路Info
- Publication number
- JPS60192579U JPS60192579U JP7860384U JP7860384U JPS60192579U JP S60192579 U JPS60192579 U JP S60192579U JP 7860384 U JP7860384 U JP 7860384U JP 7860384 U JP7860384 U JP 7860384U JP S60192579 U JPS60192579 U JP S60192579U
- Authority
- JP
- Japan
- Prior art keywords
- decoder circuit
- pal decoder
- calculation means
- delay signal
- subtracting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Processing Of Color Television Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
考案の一実施例のブロック図、第２、
図は従来のＰＡＬデコーダのブロック図、第３図はテレ
ビジョン信号のインクレース走査を説明す３３．３４：
バンドパスフィルタ、２４ ： ＩＨ遅延回路、２３，
３２：減算器、３１：加算〒、２１．２６：３１２Ｈ遅
延回路。
ビジョン信号のインクレース走査を説明す３３．３４：
バンドパスフィルタ、２４ ： ＩＨ遅延回路、２３，
３２：減算器、３１：加算〒、２１．２６：３１２Ｈ遅
延回路。
Claims (1)
- 入力映像信号とこれを３１２Ｈ（Ｈは水平走査周期）、
３１３Ｈ，６２５Ｈ各々遅延させた信号を得る手段と、
上記入力映像信号と３１２Ｈ遅延信号を減算する第１の
演算手段と、上記３１３Ｈ遅延信号と６２５Ｈ遅延信号
を減算する第２の演算手段と、上記２つの減算手段によ
って得られた両信号を加算及び減算する第３の演算手段
を有することを特徴とするＰＡＬデコーダ回路。
、一−
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7860384U JPS60192579U (ja) | 1984-05-30 | 1984-05-30 | Ｐａｌデコ−ダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7860384U JPS60192579U (ja) | 1984-05-30 | 1984-05-30 | Ｐａｌデコ−ダ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60192579U true JPS60192579U (ja) | 1985-12-20 |
Family
ID=30622727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7860384U Pending JPS60192579U (ja) | 1984-05-30 | 1984-05-30 | Ｐａｌデコ−ダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60192579U (ja) |
-
1984
- 1984-05-30 JP JP7860384U patent/JPS60192579U/ja active Pending
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