JPS60187543U - 半導体集積回路素子の高密度実装方式 - Google Patents

半導体集積回路素子の高密度実装方式

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JPS60187543U
JPS60187543U JP7439384U JP7439384U JPS60187543U JP S60187543 U JPS60187543 U JP S60187543U JP 7439384 U JP7439384 U JP 7439384U JP 7439384 U JP7439384 U JP 7439384U JP S60187543 U JPS60187543 U JP S60187543U
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JP
Japan
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integrated circuit
semiconductor integrated
circuit elements
mounting method
density mounting
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JP7439384U
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Inventor
勉 宮本
Original Assignee
セイコーエプソン株式会社
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第1図は、本考案の54KD −RAMの回路構成図、
第2図は本考案における実装方式の肩親図、第3図は従
来の実装方式の斜視図。 1・・・・・・64KD−RAM、2・・・・・・PC
B、  3・・・・・・ジャンパー線。

Claims (1)

    【実用新案登録請求の範囲】
  1. 半導体集積回路素子のプリント基板への実装方式に於て
    、前記半導体集積回路素子を上下に重ね合わせて半田付
    けし、そのままの形態で、又はさらに1本或いは複数本
    のジャンパー線が半田付は−されたことを特徴とする半
    導体集積回路素子の高密度実装方式。
JP7439384U 1984-05-21 1984-05-21 半導体集積回路素子の高密度実装方式 Pending JPS60187543U (ja)

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5896756A (ja) * 1981-12-04 1983-06-08 Toshiba Corp マルチチップパッケージ

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5896756A (ja) * 1981-12-04 1983-06-08 Toshiba Corp マルチチップパッケージ

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