JPS60167213A - Ac switch circuit - Google Patents
Ac switch circuitInfo
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- JPS60167213A JPS60167213A JP2358384A JP2358384A JPS60167213A JP S60167213 A JPS60167213 A JP S60167213A JP 2358384 A JP2358384 A JP 2358384A JP 2358384 A JP2358384 A JP 2358384A JP S60167213 A JPS60167213 A JP S60167213A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
技術分野
本発明は、開閉動作する接点間のアークの発生を防ぐ交
流電源と負荷との間に介在される交流スイッチ回路に関
する。DETAILED DESCRIPTION OF THE INVENTION TECHNICAL FIELD The present invention relates to an AC switch circuit interposed between an AC power source and a load to prevent arcing between contacts that open and close.
背景技術
従来から負荷と電源との接続をオン/オフ動作させるの
にリレースイッチなどが用いられていた。BACKGROUND ART Conventionally, relay switches and the like have been used to turn on/off the connection between a load and a power source.
そのリレースイッチのオン/オフ動作時の接点間のアー
クをできるだけ少なくするため次のようなことを行なっ
ていた。電源から負荷に与えられる電圧を検知する変圧
器や、電流を検知する変流器などを用い、変圧器と変流
器との各出方と、リレースイッチを駆動する駆動信号を
発生させる入力信号との整合により、リレースイッチを
無アークで駆動するように制御していた。このような変
圧器や変流器などは、高価格であり、回路全体の形状が
大きくなる。また変圧器や変流器によって構成される位
相検出回路の部品点数も多くなり、回路全体としてコス
ト高となる。In order to minimize arcing between the contacts during on/off operation of the relay switch, the following steps were taken. Using a transformer that detects the voltage applied to the load from the power supply, a current transformer that detects the current, etc., each output of the transformer and current transformer and the input signal that generates the drive signal that drives the relay switch are used. The relay switch was controlled to operate without arcing by matching with the relay switch. Such transformers, current transformers, etc. are expensive and the overall size of the circuit increases. Furthermore, the number of components of the phase detection circuit including the transformer and the current transformer increases, and the cost of the entire circuit increases.
目 的
本発明の目的は、前述の技術的課題を解決し、負荷と交
流電源との接続を開閉させるリレースイッチを無アーク
で動作させ、低価格を実現することができる交流スイッ
チ回路を提供することである。Purpose The purpose of the present invention is to solve the above-mentioned technical problems, and to provide an AC switch circuit that can operate a relay switch that opens and closes the connection between a load and an AC power source without arcing, and can realize low cost. That's true.
実施例
第1図は、本発明の一実施例の基本的動作を説明するた
めの電気回路図である。負荷りに交流電[EOからの電
力を供給する場合、リレースイッチa1をダイオードD
の遮断時オン駆動させ、次にリレースイッチa2をダイ
オードDの導通時オン駆動させる。また逆に負荷りに供
給されている交流電源EOからの電力を遮断する場合、
リレースイッチa2をダイオードDの導通時オフ駆動さ
せ、次にリレースイッチalをダイオードDの遮断時オ
フ駆動させる。Embodiment FIG. 1 is an electrical circuit diagram for explaining the basic operation of an embodiment of the present invention. When supplying AC power to the load (from EO), connect relay switch a1 to diode D
When the diode D is cut off, the relay switch a2 is turned on, and then the relay switch a2 is turned on when the diode D is conductive. Conversely, when cutting off the power from the AC power supply EO that is being supplied to the load,
The relay switch a2 is turned off when the diode D is conductive, and then the relay switch al is turned off when the diode D is turned off.
第2図は、本発明の一実施例の全体の電気的構5成を示
すブロック図である。リレー制御回路Yは、変流器CT
の出力と変圧器PTの出方とを受信し、負荷電源EOか
ら負荷りに与えられる電力の位相を検出してリレースイ
ッチal、a2をオン/オフ駆動される。つまりリレー
スイッチal、a2は、前述の第1図において説明した
ような動作タイミングでオン/オフ駆動される。またリ
レー制御回路Yは、リレースイッチal、a2を駆動す
せる各リレーの入力信号が動作中途中でなくなった場合
や、最大部゛動周波数以上の入力信号が印加された場合
でも、リレースイッチal 、a2を予め設定された状
態に駆動させる。FIG. 2 is a block diagram showing the overall electrical configuration 5 of one embodiment of the present invention. Relay control circuit Y is current transformer CT
It receives the output of the transformer PT and the output of the transformer PT, detects the phase of the power given to the load from the load power source EO, and turns on/off the relay switches al and a2. In other words, the relay switches al and a2 are turned on/off at the operating timing as explained in FIG. 1 above. In addition, the relay control circuit Y can control the relay switches al and a2 even if the input signals of the relays that drive the relay switches al and a2 disappear during operation or when an input signal higher than the maximum operating frequency is applied. , a2 are driven to a preset state.
第3図は、本発明の一実施例の電気回路図である。第4
図に示すタイミングチャートを参照して、負荷pの電力
消勢時の動作を説明する。トランスTのコイルL2の出
力は、第4図(1)に示す交流電源EOの電圧vOと逆
位相であって、グイ・オードDi、D2でクランプされ
、比較器lに与えられる。比較器1は、矩形波状に波形
整形されたトランスTのコイルL2の出力をレベル弁別
し、比較器1の出力はANDゲート2およびNOTOR
ゲート6成る矩形波の立上がりでパルス°を発生する回
路に与えられる。ANDゲート2の出力は、第4図(3
)に示すパルスp3となる。このパルスは、第4図(1
)に示す交流電源EOの電圧の正から負へ位相が移り変
わる07点に同期したものである。FIG. 3 is an electrical circuit diagram of one embodiment of the present invention. Fourth
The operation when the power of the load p is turned off will be described with reference to the timing chart shown in the figure. The output of the coil L2 of the transformer T is in opposite phase to the voltage vO of the AC power source EO shown in FIG. Comparator 1 discriminates the level of the output of coil L2 of transformer T whose waveform has been shaped into a rectangular wave, and the output of comparator 1 is applied to AND gate 2 and NOTOR.
It is applied to a circuit that generates a pulse at the rising edge of a rectangular wave formed by gate 6. The output of AND gate 2 is shown in Figure 4 (3
) is the pulse p3 shown in FIG. This pulse is shown in Figure 4 (1
) is synchronized with point 07 where the phase of the voltage of AC power source EO changes from positive to negative.
以後第4図(3)に示すパルスを第2検出パルスと呼ぶ
ことにする。ここでたとえば、端子Slに与えられた第
4図(4)に示す入力信号p4がハイレベルからローレ
ベルになると、その入力信号p4はノイズカット、バウ
ンスキャンセルの処理を受けた後、第2検出パルスとの
整合により入力信号p4が変化してから第4図(5)に
示す最初の第2検出パルスp5を樽る。この第2検出パ
ルスp5は、ORゲート14から送出される。また前記
ノイズカットおよびバウンスキャンセルは、ANDゲ−
)5、ORゲート6および限時回路TM3により行なわ
れる。遅延回路DYIは、第2検出パルスp5により動
作し、第4図(6)に示すような第2検出パルスp5よ
り時間t1だけ遅れたパルスp6を送出する。遅延回路
DY2は、遅延回路DYIからのパルスp6をANDゲ
ート16を介して受信し、第4図(7)に示すパルスp
7を送出する。パルスp7は、パルスp6より時間t2
だけ遅れたものである。すなわち第2検出パルスp5は
、時間t 1 + ’t 2だけ遅れたものとなる。こ
の遅延時間tl+t2は、リレースイッチa2がダイオ
ードDの導通状態のときオフさせるリレーオフ駆動信号
の時間を考慮して設定される値である。Hereinafter, the pulse shown in FIG. 4(3) will be referred to as a second detection pulse. Here, for example, when the input signal p4 shown in FIG. 4 (4) applied to the terminal Sl goes from high level to low level, the input signal p4 undergoes noise cutting and bounce canceling processing, and then the second detection After the input signal p4 changes due to matching with the pulse, the first second detection pulse p5 shown in FIG. 4(5) is output. This second detection pulse p5 is sent out from the OR gate 14. In addition, the noise cut and bounce cancel are performed by AND game.
)5, an OR gate 6 and a time limit circuit TM3. The delay circuit DYI is operated by the second detection pulse p5 and sends out a pulse p6 delayed by a time t1 from the second detection pulse p5 as shown in FIG. 4(6). The delay circuit DY2 receives the pulse p6 from the delay circuit DYI via the AND gate 16, and outputs the pulse p6 shown in FIG. 4(7).
Sends 7. Pulse p7 is longer than pulse p6 at time t2.
However, it was delayed. That is, the second detection pulse p5 is delayed by the time t1+'t2. This delay time tl+t2 is a value set in consideration of the time of the relay-off drive signal that turns off the relay switch a2 when the diode D is in a conductive state.
時間tl+t2だけ遅延された第2検出パルスp7は、
限時回路TMIを動作させ、限時回路TM1からは第4
図(8)に示すような信号p8が送出する。この信号p
8のパルス幅Wtは、リレースイッチa2の第4図αη
に示すオフ駆動信号p17を発生してから、リレースイ
ッチa1をダイオードDの遮断状態のときオフするよう
にリレースイッチa1の第4図tSに示すオフ駆動信号
p18を発生させるまでの時間設定である。限時回路T
M1の出力は、NOTORゲート14びNORゲート3
7から成る矩形波の立下りでパルスを発生させる回路を
介して限時回路TM2に与えられる。The second detection pulse p7 delayed by time tl+t2 is
The time limit circuit TMI is operated, and the fourth
A signal p8 as shown in FIG. 8 is sent out. This signal p
The pulse width Wt of 8 is αη of relay switch a2 in FIG.
This is the time setting from when the off drive signal p17 shown in Figure 4 is generated until when the off drive signal p18 shown in Figure 4 tS is generated for the relay switch a1 so that the relay switch a1 is turned off when the diode D is in the cutoff state. . Time limit circuit T
The output of M1 is the NOTOR gate 14 and NOR gate 3.
The signal is applied to the time limit circuit TM2 via a circuit that generates a pulse at the falling edge of a rectangular wave consisting of 7.
限時回路TM2は、第4図(9)に示すようなパルス幅
W2の信号p9を送出する。このパルス幅W2はリレー
動作時間の間のみリレーコイルに電流を流すために設定
された時間であり、通常オン時のリレー動作時間はオフ
時のリレー動作時間より長いためパルス幅W2はオン時
のリレー動作時間より長く設定する。限時回路TMIお
よびTM2の各出力は、ORゲート38に与えられる。The time limit circuit TM2 sends out a signal p9 having a pulse width W2 as shown in FIG. 4(9). This pulse width W2 is a time set to flow current through the relay coil only during the relay operating time. Normally, the relay operating time when on is longer than the relay operating time when off, so the pulse width W2 is the time when the relay is on. Set longer than the relay operating time. Each output of time limit circuits TMI and TM2 is applied to OR gate 38.
ORゲート38からは、第4回置に示す信号plOが送
出される。ANDゲート41は、入力信号p4を1ノイ
ズカツトお−よびバウンスキャンセルし、反転させたN
OTORゲート14の信号とRSフリップフロップ32
からの信号とのANDをとり、リレースイッチa2をオ
フさせる第4図a7)に示すオ”フ駆動信号p17を送
出する。The OR gate 38 outputs a signal plO shown in the fourth position. The AND gate 41 performs 1 noise cut and bounce cancellation on the input signal p4, and inverts the input signal p4.
OTOR gate 14 signal and RS flip-flop 32
The OFF drive signal p17 shown in FIG. 4, a7), which turns off the relay switch a2, is output.
RSフリップフロップ32からは、第4図叫に示す信号
p20が送出される。この信号P20は、入力信号p4
がハイレベルからローレベルになったとき、ローレベル
からハイレベルになる。Dフリップフロップ33aのト
リガ端子Tには、ORゲート14からの第4図(5)に
示す信号p5がORゲート20を介して与えられる。D
フリップフロップ33aの入力端子りには、RSSフリ
ラグフロップ3の出力と、限時回路TMIと限時回路T
M2とのOR出力とのAND出力が与えられているため
、Dフリップフロップ33aの出力信号p14は第4図
Iに示すようにローレベルである。The RS flip-flop 32 sends out a signal p20 shown in FIG. This signal P20 is the input signal p4
goes from a high level to a low level, it goes from a low level to a high level. A signal p5 shown in FIG. 4(5) from the OR gate 14 is applied to the trigger terminal T of the D flip-flop 33a via the OR gate 20. D
The input terminal of the flip-flop 33a is connected to the output of the RSS flip-flop 3, a time limit circuit TMI, and a time limit circuit T.
Since the AND output with the OR output with M2 is given, the output signal p14 of the D flip-flop 33a is at a low level as shown in FIG. 4I.
またDフリップフロップ33aのトリガ端子Tには、R
Sフリップフロップ32の出力端子Qからの出力と、限
時回路TMlと限時回路TM2とのORゲート38のO
R出力と第2検出パルスとのANDゲート19のAND
出力がORゲート20を介して与えられている。入力信
号p4がレベル変化してから、第4図(13に示すよう
に2発目の第2検出パルスが続いてDフリップフロッグ
33aのトリガ端子Tに与えられる。このときDフリッ
プ70ツブ33aの入力端子りに与えられる信号はハイ
レベルのため、Dフリップフロップ33aの出力端子Q
からの信号p14も第4図0滲に示すようにハイレベル
となる。Further, the trigger terminal T of the D flip-flop 33a has an R
The output from the output terminal Q of the S flip-flop 32 and the O of the OR gate 38 of the time limit circuit TMl and time limit circuit TM2.
AND gate 19 of the R output and the second detection pulse
An output is provided via an OR gate 20. After the level of the input signal p4 changes, the second detection pulse is successively applied to the trigger terminal T of the D flip frog 33a as shown in FIG. Since the signal applied to the input terminal Q is at a high level, the output terminal Q of the D flip-flop 33a
The signal p14 from the output terminal also becomes high level as shown in FIG. 4 (0).
Dフリップフロップ33aの出力端子Qからの出力は、
NOTORゲート14びNORゲート23から成る矩形
波の立下がりでパルスを発生する回路を介してDフリッ
プフロップ33bのトリガ端子Tに与え、られる。NO
Rゲート23からは、第4図(151に示すパルスI)
15が送出される。Dフリップフロップ33aとDフリ
ップフロップ33bとはカウンタ構成になっており、D
フリップフロップ33bの出力はDフリップフロップ3
3aの出力の1/2分周波形となる。Dフリップフロッ
プ33bの出力端子Qからの出力は、NOTORゲート
14びNORゲート35から成る矩形波の立下がりでパ
ルスを発生させる回路およびORゲート31を介して、
R87リツプフロツプ32のリセット端子Rに与えられ
る。Dフリラグフロップ33bの出力端子Qからは、第
4回置に示す信号p16が送出される。The output from the output terminal Q of the D flip-flop 33a is
The signal is applied to the trigger terminal T of the D flip-flop 33b through a circuit that generates a pulse at the falling edge of a rectangular wave consisting of a NOTOR gate 14 and a NOR gate 23. NO
From the R gate 23, the pulse I shown in FIG. 4 (151)
15 is sent out. The D flip-flop 33a and the D flip-flop 33b have a counter configuration.
The output of the flip-flop 33b is the D flip-flop 3.
It becomes a 1/2 frequency divided waveform of the output of 3a. The output from the output terminal Q of the D flip-flop 33b is passed through a circuit that generates a pulse at the falling edge of a rectangular wave consisting of a NOTOR gate 14 and a NOR gate 35, and an OR gate 31.
It is applied to the reset terminal R of the R87 lip-flop 32. A signal p16 shown in the fourth position is sent out from the output terminal Q of the D free lag flop 33b.
第5図(IQに示すANDゲート19からのパルスp1
3は、限時回路TM4に与えられ、限時回路TM4から
は第5図(至)に示すパルス幅W4の信号p24を送出
する。このパルス幅W4は、第4図@に示すリレースイ
ッチa1および第4図のに示すリレースイッチa2のス
イッチング状態が変化したかどうかを検出するために設
けられたものであり、交流電源EOの電圧vOの174
周期以下である。つまり、リレースイッチal、a2の
スイッチング状態が変化して、負荷りの電力消勢が行な
われると、トランスTのコイルL2の出力は交流電源K
Oの電圧vOの位相が逆相から同相に変化する。したが
って電力消勢されたときのみ第2検出パルスの発生後、
交流電源EOの1/2周期は比較器1の出力がローレベ
ルとなる。限時回路TM4の出力は、NOTORゲート
14びN。FIG. 5 (pulse p1 from AND gate 19 shown in IQ)
3 is applied to the time limit circuit TM4, and the time limit circuit TM4 sends out a signal p24 having a pulse width W4 shown in FIG. This pulse width W4 is provided to detect whether the switching states of the relay switch a1 shown in FIG. 4 @ and the relay switch a2 shown in FIG. 174 of vO
less than the period. In other words, when the switching states of the relay switches al and a2 change to de-energize the load, the output of the coil L2 of the transformer T changes from the AC power supply K.
The phase of the voltage vO of O changes from anti-phase to in-phase. Therefore, only when the power is turned off, after the second detection pulse is generated,
During 1/2 period of AC power supply EO, the output of comparator 1 is at a low level. The output of the time limit circuit TM4 is the NOTOR gate 14 and N.
Rゲート25から成る矩形波の立下がりでパルスを発生
する回路を介して比較器1の出力の反転出力と57)A
NDをANDゲート3oでとる。NORケ−) 25か
らは、第4図(ハ)に示すパルスp25が送出され基。The inverted output of the comparator 1 output and 57)
ND is taken by AND gate 3o. A pulse p25 shown in FIG. 4(c) is sent from the NOR gate 25.
ANDグー)30からは、第4回り)に示すパルスp2
6が送出される。RSフリップフロップ32のリセット
端子Rにはパルスp26がORゲート31を介して与え
られ、RSフリップフロップ32はリセットされる。第
4図においては、リレースイッチal、a’2の動作が
完了してからRSフリップフロップ32がリセットさせ
る状態を示す。第4図08に示すリレースイッチa1の
オフ駆動信号p18は、RSフリップフロップ32の出
力端子Qから、の信号p2oと限時回路TM2からの信
号p9と入力信号p4の反転信号とのANDをとる、A
NDゲート43から送出される。このオフ駆動信号1)
18によって、リレースイッチa1がダイオードDの遮
断状態のときオフする。・
以上のようにして、リレースイッチa2がダイオードD
の導通状態のときオフし、続いてリレースイッチalが
ダイオードDの遮断状態のときオフして負荷りの電力消
勢が行なわれる。AND Goo) From 30, the pulse p2 shown in the 4th turn)
6 is sent. A pulse p26 is applied to the reset terminal R of the RS flip-flop 32 via the OR gate 31, and the RS flip-flop 32 is reset. FIG. 4 shows a state in which the RS flip-flop 32 is reset after the operations of the relay switches al and a'2 are completed. The OFF drive signal p18 of the relay switch a1 shown in FIG. 408 is obtained by ANDing the signal p2o from the output terminal Q of the RS flip-flop 32, the signal p9 from the time limit circuit TM2, and the inverted signal of the input signal p4. A
It is sent out from the ND gate 43. This off drive signal 1)
18, the relay switch a1 is turned off when the diode D is in the cutoff state.・ In the above manner, relay switch a2 is connected to diode D.
When the diode D is in the conductive state, the relay switch al is turned off, and then the relay switch al is turned off when the diode D is in the cutoff state, thereby dissipating the power in the load.
以下、第5図に示すタイミングチャートを参照して、負
荷りの電力付勢時の動作を説明する。リレースイッチa
l、a2がオフ状態のときは、トランスTのコイルL2
の出力Aは、第5図(2)に示すように第5図(1)の
交流型4EOの電圧vOと同相である。トランスTのコ
イルL?の出力Aは、比較器1を介してANDゲート2
およびNOTゲート3から成る矩形波の立上がりでパル
スを発生する回路に与えられる。ANDゲート2からは
、第5図(3)に示すように交流電源EOの電圧Voの
位相が負から正へ移る07点と同期した信号が送出され
る。以後第5図(3)に示す信号を第1検出パルスと呼
ぶことにする。端子Siに与えられる第5図(4)に示
す入力信号p4がローレベルからノ・イレベルになると
、入力信号p4と第5図(3)の第1検出パルスと限時
回路TMI 、TM2のOR出力とRSフリップフロッ
プ32の出力とのANDにより得られる第5図(5)の
第1検出パルスB5がORゲート14から送出する。こ
の第5図(5)の第1検出パルスB5は遅延回路DYI
で時間t1遅延され、遅延回路DYIは第5図(6)に
示す信号B6を送出する。遅延回路DYIでは、リレー
スイッチa1がダイオードDの遮断状態のときオンする
ようにリレースイッチa1のオン駆動信号を発生させる
ためにリレーのオン動作時間を考慮したタイミング調整
時間t1だけ第5図(5)の第1検出パ、ルスB5を遅
延させる。限時回路TMI 、TM2は、前記電力消勢
時と同様に動作し、パルス幅W1、W2を有するパルス
を発生する。限時回路TM1からは第5図(8)に示す
信号B8が送出され、限時回路TM2からは第5図(9
)に示す信号B9が送出される。ORゲート38は、限
時回路TMIと限時回路TM2との各出力のORをとり
、第5図121に示す信号BIOを送出する。ANDゲ
ート42は、この信号BIOとRSフリップフロップ3
2の出力と入力信号p4とのANDをとり、第5図(2
〔に示すリレースイッチa1のオン駆動信号B20を送
出する。Hereinafter, with reference to the timing chart shown in FIG. 5, the operation when power is applied to a load will be described. relay switch a
When l and a2 are off, coil L2 of transformer T
As shown in FIG. 5(2), the output A of is in phase with the voltage vO of the AC type 4EO in FIG. 5(1). Coil L of transformer T? The output A of is passed through comparator 1 to AND gate 2
and NOT gate 3, which generates a pulse at the rising edge of a rectangular wave. The AND gate 2 sends out a signal synchronized with point 07 at which the phase of the voltage Vo of the AC power source EO changes from negative to positive, as shown in FIG. 5(3). Hereinafter, the signal shown in FIG. 5(3) will be referred to as the first detection pulse. When the input signal p4 shown in FIG. 5 (4) applied to the terminal Si changes from low level to no-y level, the OR output of the input signal p4, the first detection pulse of FIG. 5 (3), and time limit circuits TMI and TM2 The first detection pulse B5 shown in FIG. The first detection pulse B5 in FIG. 5 (5) is generated by the delay circuit DYI.
The delay circuit DYI outputs the signal B6 shown in FIG. 5(6). In the delay circuit DYI, in order to generate an on drive signal for the relay switch a1 so that the relay switch a1 is turned on when the diode D is cut off, the timing adjustment time t1, which takes into account the ON operation time of the relay, is used as shown in FIG. ) is delayed. The time limit circuits TMI and TM2 operate in the same manner as when the power is turned off, and generate pulses having pulse widths W1 and W2. The time limit circuit TM1 sends out the signal B8 shown in FIG. 5(8), and the time limit circuit TM2 sends out the signal B8 shown in FIG.
) is sent out. The OR gate 38 ORs the outputs of the time limit circuit TMI and the time limit circuit TM2, and sends out the signal BIO shown in FIG. 5 121. AND gate 42 connects this signal BIO and RS flip-flop 3.
The output of 2 and the input signal p4 are ANDed and the result shown in Fig. 5 (2
Sends out the on-drive signal B20 for the relay switch a1 shown in [].
限時回路T1およびT2のOR出力とRSフリップフロ
ップ32の出力と第1検出パルスとのANDにより、リ
レースイッチa1のオン駆動信号がANDゲート40か
ら得られる。このリレースイッチa1のオン駆動信号B
21は、第5図121)に示す。An ON drive signal for relay switch a1 is obtained from AND gate 40 by ANDing the OR output of time limit circuits T1 and T2, the output of RS flip-flop 32, and the first detection pulse. ON drive signal B of this relay switch a1
21 is shown in FIG. 5 (121).
Dフリップフロップ33aと限時回路TM4とは、限時
回路TMI 、TM2のOR出力とRSフリップフロッ
プ32の出力と第1検出パルスとのANDにより動作す
る。限時回路TM4は、リレースイッチal 、a2の
スイッチング状態変化を検出するもので、第5図Uηに
示すようなパルス幅W4の信号B17を送出する。限時
回路TM’4の出力は、NOTORゲート31びNOR
ゲート25から成る矩形波の立下りでパルスを発生させ
る回路に与えられる。NORゲート25からは第5図(
旧に示すパルスB18が送出され、そのパルスB18は
、ANDゲート30に与えられる。ANDゲート30は
、パルスB18と比較器1からのNOTゲート4による
反転信号とのANDをとり、ORゲート31を介して第
5図弱に示す信号B19をRSフリップフロップ32の
υ′°セット端子Rに与える。これによりRSフリップ
フロップ32は、リセットされ第5図06)に示す信号
B16を送出する。RSフリップフロップ32は、入力
信号p4がローレベルからハイレベルになるときセット
され、第5図(2)および第5図のに示すようにリレー
スイッチa1およびa2の動作後にリセットされる。ま
たリレー駆動信号発生用の限時回路TMl、TM2は、
RSフリップフロップ32の出力B16がハイレベルの
ときに発生する第1検出パルスによってのみ動作する。The D flip-flop 33a and the time limit circuit TM4 are operated by ANDing the OR output of the time limit circuits TMI and TM2, the output of the RS flip-flop 32, and the first detection pulse. The time limit circuit TM4 detects a change in the switching state of the relay switches al and a2, and sends out a signal B17 having a pulse width W4 as shown in FIG. 5 Uη. The output of the time limit circuit TM'4 is the NOTOR gate 31 and NOR
The signal is applied to a circuit that generates a pulse at the falling edge of a rectangular wave formed by a gate 25. From NOR gate 25, Figure 5 (
Pulse B18 shown above is sent out, and that pulse B18 is applied to AND gate 30. The AND gate 30 ANDs the pulse B18 and the inverted signal from the NOT gate 4 from the comparator 1, and sends the signal B19 shown in FIG. Give to R. As a result, the RS flip-flop 32 is reset and sends out the signal B16 shown in FIG. 5 (06). The RS flip-flop 32 is set when the input signal p4 changes from a low level to a high level, and is reset after the relay switches a1 and a2 are operated, as shown in FIG. 5(2) and FIG. In addition, the time limit circuits TMl and TM2 for generating relay drive signals are
It operates only by the first detection pulse generated when the output B16 of the RS flip-flop 32 is at a high level.
したがって限時回路TMI 、TM2は、リレースイッ
チal 、 a2オン動作後においては動作しない。Therefore, time limit circuits TMI and TM2 do not operate after relay switches al and a2 are turned on.
以下、第6図に示すタイミングチャートについて説明す
る。第6図(11〜第6図■の波形図は、第3図に示す
各回路の出力端子からの信号波形であり、前記第4図(
1)〜第4図1.20+に対応するものである。第6図
のタイミングチャートにおいて、前記第4図および第5
図での説明と重複するものは省略する。The timing chart shown in FIG. 6 will be explained below. The waveform diagrams in FIG. 6 (11 to 6) are the signal waveforms from the output terminals of each circuit shown in FIG.
1) to 1.20+ in FIG. In the timing chart of FIG. 6, the timing chart of FIG.
Descriptions that overlap with the explanations in the figures will be omitted.
本件実施例の回路構成は、RSフリップフロップ32の
第6図(イ)に示す出力信号p20がハイレベルの間の
み、前記第2検出パルスと入力信号p4との整合により
第6図υDに示すリレースイッチa1の駆動信号pHお
よび第6図面に示すリレースイッチa2の駆動信号p1
2を得るようになっている。したがってRSフリップフ
ロップ32がリセットされると、それ以後リレー駆動信
号p11、p12は発生しない。RSフリップフロップ
32がリセットされるタイミングは、入力信号p4のレ
ベル変化後、第6図(5)に示す最初の第2検出パルス
が発生してから第6図(1)に示す交流電源EOの電圧
vOの4サイクル後である。この4サイクルのカウント
動作は、Dフリップフロップ33aおよび33bによる
ものである。Dフリップフロップ33aからは第6図[
141に示す信号PI4が送出され、Dフリップフロッ
プ33bからは第6図(161に示す信号p16が送出
される。RSフリップフロップ32は、前記第4図(ハ
)に示すようにリレースイッチa2が動作完了した時点
、または第6図u61に示すように予め設定された電圧
VOのサイクルをカウント完了した時点のどちらか早い
方によってリセットされる。リレースイッチa1、a2
がオンにセットされた状態のときにリレースイッチal
、a2をオンにセットする端子Siからの第6図(4)
に示す入力信号p4が入ってきても、電力消勢時と同様
にDフリップフロップ33aおよびDフリラグフロップ
33bからなるカウンタ回路が動作し、予め設定された
回数だけしかANDゲート42からの第6図0旧こ示す
リレースイッチa1のオン駆動信号p11、およびAN
Dゲート40からの第6図αりに示すリレースイッチa
2のオン駆動信号p12は発生しない。The circuit configuration of the present embodiment is as shown in FIG. 6 υD by matching the second detection pulse with the input signal p4 only while the output signal p20 shown in FIG. 6 (A) of the RS flip-flop 32 is at a high level. Drive signal pH of relay switch a1 and drive signal p1 of relay switch a2 shown in the sixth drawing
2. Therefore, when the RS flip-flop 32 is reset, the relay drive signals p11 and p12 are no longer generated. The timing at which the RS flip-flop 32 is reset is after the level of the input signal p4 changes, after the first second detection pulse shown in FIG. After 4 cycles of voltage vO. This four-cycle counting operation is performed by D flip-flops 33a and 33b. From the D flip-flop 33a, as shown in FIG.
A signal PI4 shown at 141 is sent out, and a signal p16 shown in FIG. 6 (161) is sent out from the D flip-flop 33b. It is reset when the operation is completed or when the cycle of the preset voltage VO is completed as shown in FIG. 6 u61, whichever comes first.Relay switches a1, a2
is set to on, relay switch al
, a2 is set on from terminal Si (4).
Even if the input signal p4 shown in FIG. On-drive signal p11 of relay switch a1 shown in Fig. 0, and AN
Relay switch a shown in Fig. 6 α from D gate 40
The second ON drive signal p12 is not generated.
このような動作によって、リレースイッチa1詔よびリ
レースイッチa2のオン動作が行なわれ、負荷りに交流
電源EOが供給される。Through such an operation, relay switch a1 and relay switch a2 are turned on, and AC power source EO is supplied to the load.
第7図は、第3図における出力端子SMN、SMF、S
SN、S8Fにそれぞれ接続されるリレー駆動回路の電
気回路図である。ラインl!50には電源電圧Vccが
与えられる。ラインl!50は、抵抗R51および抵抗
R52を介してトランジスタTr51のベースに、抵抗
R53を介してトランジスタTr51のコレクタに、抵
抗R53および抵抗R54を介してトランジスタTr5
2のベースに、トランジスタTr52のエミッタにそれ
ぞれ接続される。またラインI!50は、トランジスタ
Tr54のエミッタに、抵抗R57および抵抗R56を
介してトランジスタTr54のベースに、抵抗R57を
介してトランジスタTr56のコレクタに、抵抗R59
および抵抗R58を介してトランジスタTr56のベー
スにそれぞれ接続エナダイオードD51のカソード、リ
レーコイルA2の一端、およびトランジスタTr53の
コレクタに接続される。トランジスタTr54のコレク
タは、ツェナダイオードD52のカソード、リレーコイ
ルA2の他端、およびトランジスタTr55のコレクタ
に接続される。ツェナダイオード051のアノードは、
ツェナダイオードD52のアノードに接続される。トラ
ンジスタTr51゜Tr53.Tr55.Tr56の各
エミッタは、接地される。端子SMNは、抵抗R52を
介してトランジスタTr51のペースに接続され、抵抗
R57を介してトランジスタTr55のペースに接続さ
れる。端子SMFは、抵抗R55を介してトランジスタ
Tr53のペースに接続され、抵抗、R58を介してト
ランジスタTr56のペースに接続される。Figure 7 shows the output terminals SMN, SMF, S in Figure 3.
FIG. 2 is an electrical circuit diagram of a relay drive circuit connected to SN and S8F, respectively. Line l! 50 is supplied with a power supply voltage Vcc. Line l! 50 is connected to the base of the transistor Tr51 via a resistor R51 and a resistor R52, to the collector of the transistor Tr51 via a resistor R53, and to the transistor Tr5 via a resistor R53 and a resistor R54.
The base of the transistor Tr52 is connected to the base of the transistor Tr52, and the emitter of the transistor Tr52. Line I again! A resistor R59 is connected to the emitter of the transistor Tr54, to the base of the transistor Tr54 via a resistor R57 and a resistor R56, to the collector of the transistor Tr56 via a resistor R57.
and the base of the transistor Tr56 via the resistor R58, the cathode of the ener diode D51, one end of the relay coil A2, and the collector of the transistor Tr53. The collector of transistor Tr54 is connected to the cathode of Zener diode D52, the other end of relay coil A2, and the collector of transistor Tr55. The anode of Zener diode 051 is
Connected to the anode of Zener diode D52. Transistor Tr51°Tr53. Tr55. Each emitter of Tr56 is grounded. The terminal SMN is connected to the pace of the transistor Tr51 via a resistor R52, and to the pace of the transistor Tr55 via a resistor R57. The terminal SMF is connected to the pace of a transistor Tr53 via a resistor R55, and to the pace of a transistor Tr56 via a resistor R58.
ラインJ ’60には電源電圧V c cが与えられる
。A power supply voltage Vcc is applied to line J'60.
ラインI!60は、抵抗61および抵抗R62を介して
トランジスタTr61のペースに、抵抗R63を介して
トランジスタTr61のコレクタに、抵抗R63詔よび
抵抗R64を介してトランジスタTr62のペースに、
トランジスタTr62のエミッタにそれぞれ接続される
。またラインI!60は、トランジスタTr64のエミ
ッタに、抵抗R67および抵抗R66を介してトランジ
スタTr64のペースに、抵抗R67を介してトランジ
スタTr66のコレクタに、抵抗R69および抵抗R6
8を介してトランジスタTr66のペースにそれぞれ接
続される。トランジスタTr62のコレクタは、ツェナ
ダイオードD61のカソード、リレーコイルA1の一端
、およびトランジスタTr63のコレクタに接続される
。トランジスタTr64のコレクタは、ツェナダイオー
ドD62のカソード、リレーコイルA1の他端、および
トランジスタTr65のコレクタに接続される。ツェナ
ダイオードD61のアノードは、ツェナダイオードD6
2のアノードに接続される。トランジスタTr61 、
Tr63.Tr65.Tr66の各エミッタは、接地さ
れる。端子SSNは、抵抗R続され、抵抗R67を介し
てトランジスタTr65のペースに接続される。端子S
SFは、抵抗R65を介してトランジスタTr63のペ
ースに接続され、抵抗R68を介してトランジスタTr
66のペースに接続される。Line I! 60 is connected to the pace of the transistor Tr61 through the resistor 61 and the resistor R62, to the collector of the transistor Tr61 through the resistor R63, to the pace of the transistor Tr62 through the resistor R63 and the resistor R64,
Each is connected to the emitter of the transistor Tr62. Line I again! 60 is connected to the emitter of the transistor Tr64, to the pace of the transistor Tr64 via a resistor R67 and a resistor R66, to the collector of the transistor Tr66 via a resistor R67, to a resistor R69 and a resistor R6.
8 and connected to the pace of the transistor Tr66, respectively. The collector of the transistor Tr62 is connected to the cathode of the Zener diode D61, one end of the relay coil A1, and the collector of the transistor Tr63. The collector of transistor Tr64 is connected to the cathode of Zener diode D62, the other end of relay coil A1, and the collector of transistor Tr65. The anode of the Zener diode D61 is the Zener diode D6.
2 anodes. Transistor Tr61,
Tr63. Tr65. Each emitter of Tr66 is grounded. The terminal SSN is connected to a resistor R and connected to the pace of a transistor Tr65 via a resistor R67. terminal S
SF is connected to the pace of the transistor Tr63 via a resistor R65, and is connected to the pace of the transistor Tr63 via a resistor R68.
Connected to 66 paces.
以下この回路の動作を説明する。端子S、 M Nに与
えられた信号は、抵抗R51と抵抗R52との接続点と
、抵抗R57の一端に与えられる。それによって、トラ
ンジスタTr51がオンし、続いてトランジスタTr5
2がオンする。また端子SMNに与えられた信号は、ト
ランジスタTr55をオンさせる。したがってリレーコ
イルA2には、第3図に示すリレースイッチa2をオン
駆動させる方向にコイル電流が流れる。The operation of this circuit will be explained below. The signals applied to the terminals S and MN are applied to the connection point between the resistors R51 and R52 and to one end of the resistor R57. As a result, the transistor Tr51 turns on, and then the transistor Tr5
2 turns on. Further, the signal applied to the terminal SMN turns on the transistor Tr55. Therefore, a coil current flows through the relay coil A2 in a direction that turns on the relay switch a2 shown in FIG.
次に端子SMFに与えられた信号は、抵抗R55を介し
てトランジスタTr53のペースに与えられ、トランジ
スタTr53をオンさせる。また端子SMFに与えられ
た信号は、抵抗R58を介してトランジスタTr56の
ペースに与えられ、トランジスタTr56をオンさせる
。トランジスタTr56がオンすると、トランジスタT
r54もオンする。トランジスタTr53.Tr54゜
Tr56がオンすることによって、リレーコイルA2に
はリレースイッチa2をオフ駆動させる方向にコイル電
流が流れる。Next, the signal applied to the terminal SMF is applied to the gate of the transistor Tr53 via the resistor R55, turning on the transistor Tr53. Further, the signal applied to the terminal SMF is applied to the base of the transistor Tr56 via the resistor R58, turning on the transistor Tr56. When the transistor Tr56 is turned on, the transistor T
r54 is also turned on. Transistor Tr53. When Tr54° Tr56 is turned on, a coil current flows through the relay coil A2 in a direction that turns off the relay switch a2.
次に端子SSNに与えられた信号は、抵抗R62を介し
てトランジスタTr61のペースに与えられ、トランジ
スタTr61をオンさせ、続いてトランジスタTr62
をオンさせる。また端子SSNに与えられた信号は、抵
抗R67を介してトランジスタTr65に与えられ、ト
ランジスタTr65をオンさせる。これによって、リレ
ーコイルA1にはリレースイッチa1をオン駆動させる
方向にコイル電流が流れる。Next, the signal applied to the terminal SSN is applied to the pace of the transistor Tr61 via the resistor R62, turning on the transistor Tr61, and then turning on the transistor Tr62.
Turn on. Further, the signal applied to the terminal SSN is applied to the transistor Tr65 via the resistor R67, turning on the transistor Tr65. As a result, a coil current flows through the relay coil A1 in a direction that turns on the relay switch a1.
次に端子SSFに与えられた信号は、抵抗R65を介し
てトランジスタTr63のペースに与えられ、トランジ
スタTr63をオンさせる。また端子SSFに与えられ
た信号は、抵抗R6Bを介してトランジスタTr66の
ペースに与えられ、トランジスタTr66をオンさせ、
続いてトランジスタTr64をオンさせる。これによっ
て、リレーコイルA1にはリレースイッチa1をオフ駆
動させる方向にコイル電流が流れる。Next, the signal applied to the terminal SSF is applied to the pace of the transistor Tr63 via the resistor R65, turning on the transistor Tr63. Further, the signal applied to the terminal SSF is applied to the pace of the transistor Tr66 via the resistor R6B, turning on the transistor Tr66,
Subsequently, the transistor Tr64 is turned on. As a result, a coil current flows through the relay coil A1 in a direction that turns off the relay switch a1.
以上のように端子SMNに与えられた信号によって、リ
レースイッチa2をオン駆動させる方向にリレーコイル
A2に電流が流れ、リレースイッチa2がオンされ、ま
た端子SMFに与えられた信号によって、リレースイッ
チa2をオフ駆動させる方向にリレーコイルA2に電流
が流れ、リレースイッチa2がオンされる。端子SSN
に与えられた信号によって、リレースイッチa1をオン
駆動させる方向にリレーコイルA1に電流が流れ、リレ
ースイッチa1がオンされ、また端子SSFに与えられ
た信号によって、リレースイッチa1をオフ駆動させる
方向にリレーコイルA1に電流が流れ、リレースイッチ
a1がオフされる。As described above, the signal applied to the terminal SMN causes a current to flow through the relay coil A2 in the direction of turning on the relay switch a2, turning on the relay switch a2, and the signal applied to the terminal SMF causes the relay switch a2 to turn on. A current flows through the relay coil A2 in the direction of turning off the relay coil A2, and the relay switch a2 is turned on. Terminal SSN
The signal applied to terminal SSF causes a current to flow through relay coil A1 in the direction of driving relay switch a1 on, turning on relay switch a1, and the signal applied to terminal SSF causing current to flow in the direction of driving relay switch a1 off. Current flows through relay coil A1, and relay switch a1 is turned off.
効果
以上のように本発明によれば、第1のリレースイッチお
よび第2のリレースイッチをオン/オフ駆動させる各駆
動信号を予め設定された回数だけ発生させることによっ
て、消費電力を節約することができ、回路の信頼性も向
上する。Effects As described above, according to the present invention, power consumption can be saved by generating each drive signal for turning on/off the first relay switch and the second relay switch a preset number of times. This also improves the reliability of the circuit.
、4、図面の簡単な説明
第1図は本発明の一実施例の基本的動作を説明するため
の電気回路図、第2図は本発明の一実施例の全体の電気
的構成を示すブロック図、第3図は本発明の一実施例の
電気回路図、第4図は第3図の電気回路における負荷り
の電力消勢時の動作°を説明するためのタイミングチャ
ート、第5図は第3図の電気回路における負荷りの電力
付勢時の動作を説明するためのタイミングチャート、第
6図は第3図の電気回路における負荷りの電力付勢時の
リレースイッチal、a2の空打ちを防止する動作を説
明するためのタイミングチャート、第7図は第3図に示
す端子SMN、SMF、5SNfSSFにそれぞれ接続
されるリレー駆動回路の電気回路図である。, 4. Brief description of the drawings Fig. 1 is an electric circuit diagram for explaining the basic operation of an embodiment of the present invention, and Fig. 2 is a block diagram showing the overall electrical configuration of an embodiment of the present invention. 3 is an electric circuit diagram of an embodiment of the present invention, FIG. 4 is a timing chart for explaining the operation of the electric circuit of FIG. 3 when power is turned off, and FIG. FIG. 6 is a timing chart for explaining the operation when power is applied to the load in the electric circuit of FIG. 3, and FIG. FIG. 7 is a timing chart for explaining the operation for preventing a hit, and is an electric circuit diagram of a relay drive circuit connected to terminals SMN, SMF, and 5SNfSSF shown in FIG. 3, respectively.
al、a2−リレースイッチ、D、D1〜D4・・・ダ
イオード、KO・・・交流電源、L・・・負荷、T・・
・トランス、CI、C2・・・コンデンサ、R,R1〜
R5、R51〜R59、R61〜R69・・・抵抗、T
MI〜TM4・・・限時回路、DYI 、DY2・・・
遅延回路、Tr51〜Tr56.Tr61NTr66・
・・トランジスタ、D51 、D52.D61 、D6
2・・・ツェナダイオード、AI、A2・・・リレーコ
イル、1・・・比較器、2,5,9,12,13,15
e 16 * 18 * 19−2.、1 e 27
.30.40 m41.42,43・・・ANDゲート
、3,4,5at7.8,11,22,24,26,3
4,36゜39・・・NOTゲート、6,10..14
,17,20.29.31 .38−ORゲート、23
,25*28.35,37・ NORゲート、33a、
33b・・・Dフリップフロップ、32・・・RSフリ
ップフロップ
代理人 弁理士 西教圭一部
第1図
第2図
p 2 旨S!? !: 汐B o 、、、さ q 3
M++J+J++′WN−−メーーーー〜1.−へ1.
−9ν一一第7図
手 続 補 正 書
1、事件の表示
特願昭59−23583
2、考案の名称
交流スイッチ回路
3、補正をする者
事件との関係 出願人
住所
名 称 (583) 松下電工株式会社代表者
4、代理人
住 所 大阪市西区西木町1丁目13番38号新興産ビ
ル国際 置EX 0525−5985 IMTAPT
J自発補正
6、補正の対象
明細書の発明の詳細な説明の欄および図面7、補正の内
容
(1)明細・書簡5頁第9行目において「電圧VOJと
あるを、「負荷電流ILJに訂正する。al, a2-relay switch, D, D1-D4...diode, KO...AC power supply, L...load, T...
・Transformer, CI, C2...Capacitor, R, R1~
R5, R51 to R59, R61 to R69...Resistance, T
MI~TM4...Time limit circuit, DYI, DY2...
Delay circuit, Tr51 to Tr56. Tr61NTr66・
...Transistor, D51, D52. D61, D6
2... Zener diode, AI, A2... Relay coil, 1... Comparator, 2, 5, 9, 12, 13, 15
e 16 * 18 * 19-2. , 1 e 27
.. 30.40 m41.42,43...AND gate, 3,4,5at7.8,11,22,24,26,3
4,36°39...NOT gate, 6,10. .. 14
, 17, 20.29.31. 38-OR gate, 23
,25*28.35,37・NOR gate, 33a,
33b...D flip-flop, 32...RS flip-flop agent Patent attorney Kei Nishi Department Figure 1 Figure 2 p 2 S! ? ! : Ushio B o,,,saq 3
M++J+J++'WN--Meeeee~1. -to 1.
-9ν-11 Figure 7 Procedures Amendment 1, Indication of the case Patent application 1983-23583 2, Name of the device AC switch circuit 3, Person making the amendment Relationship to the case Applicant Address Name (583) Matsushita Denko Co., Ltd. Representative 4, Agent Address: Shinkosan Building Kokusai EX, 1-13-38 Nishiki-cho, Nishi-ku, Osaka 0525-5985 IMTAPT
J Voluntary Amendment 6, Detailed Explanation of the Invention in the Specification Subject to Amendment, Drawing 7, Contents of Amendment (1) Specification/Letter Page 5, Line 9, "Voltage VOJ" has been replaced with "Load Current ILJ" correct.
(2)明細書第5頁第17行目において「電圧」とある
を、「負荷電流」に訂正する。(2) In the 17th line of page 5 of the specification, the word "voltage" is corrected to "load current."
(3)明細書第10頁第11行目において「第5図0」
とあるを、「第4図に)」に訂正する。(3) “Figure 5 0” on page 10, line 11 of the specification
The text has been corrected to ``See Figure 4.''
(4)明細書第10頁第13行目において「第5図(2
4) Jとあるを、「第4図(24) Jに訂正する。(4) On page 10, line 13 of the specification, “Figure 5 (2)
4) Correct the text "J" to "Figure 4 (24) J.
(5)明細書第10頁第18行目において「電圧VO」
とあるを、「負荷電流ILJに訂正する。(5) "Voltage VO" on page 10, line 18 of the specification
The statement "Correct to load current ILJ.
(6)明細書第11頁第2行目を下記のとおシに訂正す
る。(6) The second line of page 11 of the specification is corrected as follows.
記
交流電源EOの負荷電流ILの位相の逆相から電圧vO
の位相の同相に
(7)明細書第13頁第5行目においてrOR出力」と
あるを、rOR出力の反転信号」に訂正する。Voltage vO from the opposite phase of the load current IL of the AC power supply EO
(7) In the 5th line of page 13 of the specification, the phrase ``rOR output'' is corrected to ``inverted signal of rOR output''.
(8)明細書第14頁第8行目〜第9行目を下記のとお
シに訂正する。(8) Lines 8 to 9 of page 14 of the specification are corrected as follows.
記
限時回路T2の出力とRSフリップフロップ32の出力
と入力信号p4とのA
(9)明細書第14頁第10行目において「リレースイ
ッチallとあるを、「リレースイッチa2」に訂正す
る。A of the output of the timing circuit T2, the output of the RS flip-flop 32, and the input signal p4 (9) In the 10th line of page 14 of the specification, "relay switch all" is corrected to "relay switch a2."
(10)明細書第14頁第11行目〜第12行目におい
て「リレースイッチallとあるを、「リレースイッチ
a2Jに訂正する。(10) In the specification, page 14, lines 11 to 12, "relay switch all" is corrected to "relay switch a2J."
αす第4図を別紙のとおシに訂正する。Figure 4 has been corrected as shown in the attached sheet.
以上 ^^^^^凸^^^^ !−P♀8 & 沁8 更々8that's all ^^^^^^Convex^^^^ ! -P♀8 & 沁8 More 8
Claims (1)
接続された負荷開閉用の2個の第1.第2のリレースイ
ッチであって、該第1のリレースイッチはダイオードを
直列に接続し、リレースイッチのオン動5作は交流電源
の電圧波形がダイオードの逆方向の半周期に於てその第
1のリレースイッチをオンし、遅れて第2のリレースイ
ッチをダイオードの順方向の半周期においてオンさせ、
さらに・リレースイッチのオフ動作は上記電圧波形がダ
イオードの順方向の半周期においてその第2のリレース
イッチをオフし、遅れて第1のスイッチをダイオードの
逆方向の半周期においてオフさせる交流スイッチ回路に
おいて、 前記第1のリレースイッチをオン/オフさせる第1のリ
レー駆動回路と前記第2のリレースイッチをオン/オフ
させる第2のI+ +7−獣動回路とは、外部からの入
力信号によってそれぞれ動作し、その入力信号がハイレ
ベルまたはローレベルのうち一方のレベルのとき、第1
のリレー駆動回路から第1のリレースイッチをオンさせ
る第1リレーオ/駆動信号を予め定めた回数だけ送出し
、第2のリレー駆動回路から第2のリレースイッチをオ
ンさせる第2リレーオン駆動信号を予め定めた回数だけ
送出し、入力信号が他方のレベルのとき、第1のリレー
駆動回路から第1のリレースイッチをオフさせる第1の
りレーオフ駆動信号を予め定めた回数だけ送出し、第2
のリレー駆動回路から第2のリレースイッチをオフさせ
る第2のりレーオフ駆動信号を予め定めた回数だけ送出
することを特徴とする交流スイッチ回路。[Scope of Claims] Two first .C. The first relay switch has diodes connected in series, and the ON operation of the relay switch is such that the voltage waveform of the AC power source is in the first half period in the opposite direction of the diode. turn on the relay switch, and after a delay turn on the second relay switch during the forward half period of the diode,
Furthermore, the OFF operation of the relay switch is an AC switch circuit in which the above voltage waveform turns off the second relay switch during the forward half cycle of the diode, and later turns off the first switch during the reverse half cycle of the diode. In the above, a first relay drive circuit that turns on/off the first relay switch and a second I++7- animal motion circuit that turns on/off the second relay switch are each driven by an input signal from the outside. When the input signal is either high level or low level, the first
A first relay drive signal that turns on the first relay switch is sent from the relay drive circuit a predetermined number of times, and a second relay turn-on drive signal that turns on the second relay switch is sent from the second relay drive circuit in advance. A first relay off drive signal is sent out a predetermined number of times, and when the input signal is at the other level, a first relay off drive signal that turns off the first relay switch is sent out a predetermined number of times, and a second relay off drive signal is sent out a predetermined number of times.
An AC switch circuit characterized in that a second relay off drive signal for turning off a second relay switch is sent from the relay drive circuit a predetermined number of times.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2358384A JPS60167213A (en) | 1984-02-09 | 1984-02-09 | Ac switch circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2358384A JPS60167213A (en) | 1984-02-09 | 1984-02-09 | Ac switch circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60167213A true JPS60167213A (en) | 1985-08-30 |
Family
ID=12114594
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2358384A Pending JPS60167213A (en) | 1984-02-09 | 1984-02-09 | Ac switch circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60167213A (en) |
-
1984
- 1984-02-09 JP JP2358384A patent/JPS60167213A/en active Pending
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