JPS60156176A - Correction system in data processing - Google Patents
Correction system in data processingInfo
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- JPS60156176A JPS60156176A JP59011676A JP1167684A JPS60156176A JP S60156176 A JPS60156176 A JP S60156176A JP 59011676 A JP59011676 A JP 59011676A JP 1167684 A JP1167684 A JP 1167684A JP S60156176 A JPS60156176 A JP S60156176A
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Classifications
-
- G06T5/90—
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T2207/00—Indexing scheme for image analysis or image enhancement
- G06T2207/10—Image acquisition modality
- G06T2207/10016—Video; Image sequence
Abstract
Description
【発明の詳細な説明】
印 産業上の利用分野
本発明は、映像信号なA/D変換してデータを得る画像
処理装置における輝度ムラを補正する補正方式に関する
。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a correction method for correcting brightness unevenness in an image processing apparatus that obtains data by A/D converting a video signal.
(ロ)従来技術
一般ニヒテオカメラ、内視鏡等において、センサとして
C0D(電荷蓄積素子)を用いた場合点光源に近いもの
で照明するために前記CCDの各エレメント間に感度の
不均一があり、真白い画像であるにも拘らず、第2図の
様に位置によって中心P近傍は相対感度が犬で、Pから
離れるに従って相対感度が小となってしまう。この童ま
では、A/D変換した後のデータ処理に不都合が生じる
ので、位置による前記相対感度(信号の大小’)’fr
:補正しなければならない。(b) Prior art When a C0D (charge storage device) is used as a sensor in a general Nihiteo camera, endoscope, etc., there is non-uniformity in sensitivity between each element of the CCD due to illumination with something close to a point light source. Although it is a pure white image, as shown in FIG. 2, the relative sensitivity near the center P is small depending on the position, and the relative sensitivity decreases as the distance from P increases. Up to this point, there are inconveniences in data processing after A/D conversion, so the relative sensitivity (signal size')'fr
: Must be corrected.
そこで画面の均一性(ユニフォミティ)の補償の一手法
が社団法人日本能率協会主催の「第3次ディジタル画像
処理応用技術フォーラム」(1982年12月16 E
l、)ノr1次ycccDと機械走査組合せ2次元画像
処理用カメラ」なる予稿集P。Therefore, one method for compensating for screen uniformity was proposed at the ``Third Digital Image Processing Application Technology Forum'' (December 16, 1982) sponsored by the Japan Management Association.
Proceedings of ``Camera for two-dimensional image processing combining 1-order ycccD and mechanical scanning''.
12〜工4に示されている。12 to Step 4.
ところが前記CODを用いた例において、ホワイトノン
ユニフォミティ(WU)及びノンユニフォミティ(DU
)とに分けて、WUとDUのバラツキを測定し、それを
補正する点が示されているが、具体的にその目的を達成
するための手段が示されていない。However, in the example using COD, white nonuniformity (WU) and nonuniformity (DU
), it is shown that the variation in WU and DU is measured and corrected, but it does not specifically show the means for achieving this purpose.
(ハ)発明の目的
本発明は、前述の欠点を除くため、特に内視鏡等のカメ
ラによる撮像時の輝度ムラを除去するととを目的とする
。(C) Object of the Invention The present invention aims to eliminate the above-mentioned drawbacks, and particularly to eliminate uneven brightness during imaging with a camera such as an endoscope.
に)発明の構成
本発明は、水平同期信号及び垂直同期信号が印加される
アドレスカウンタと、ビデオ信号が印加される第1のス
イッチと、該第1′のスイッチに順次接続されたA/D
コンバータ、第2のスイッチ、第1のD/Aコンバータ
及び補正メモリと、前記A/Dコンバータの出力側に接
続されたビデオRAMと、前記第1のスイッチに接続さ
れた第2のD/Aコンバータの出力側に接続された第3
のスイッチと、前記ビデオRAM、アドレスカウンタ、
補正メモリ及びCPUに接続された第4のスイッチと、
該CPUと前記ビデオRAMに接続された第4のスイッ
チと、前記A/Dコンバータと第3のスイッチとの間に
結合された第5のスイッチと、前記第1のD/Aコンバ
ータの出力側、前記第5 (のスイッチ及びCPUに接
続された第6のスイッチとより成り、前記CPUにより
、前記第1〜第6スイツチの制御端子に制御信号を印加
し、均質な画面に相当するデータを前記ビデオRAMに
書込むと共+c D/A変換し、再度前記A/Dコンパ
2−夕にてA /、D変換する際、該A/D変換によっ
て得られた値が、前記初期のデータ中最大の値と同一に
なるように前記A/Dコンバータの基準電圧を変化させ
、前記第1のD/Aコンバータのディジタル入力値を前
記補正メモリの該当番地に記憶させ、前記ディジタル入
力値による前記A/Dコンバータの基準電圧の変化によ
り、輝度ムラを減少させる構成である。B) Structure of the Invention The present invention comprises an address counter to which a horizontal synchronization signal and a vertical synchronization signal are applied, a first switch to which a video signal is applied, and an A/D connected sequentially to the first switch.
a converter, a second switch, a first D/A converter, a correction memory, a video RAM connected to the output side of the A/D converter, and a second D/A converter connected to the first switch. the third connected to the output side of the converter.
a switch, the video RAM, an address counter,
a fourth switch connected to the correction memory and the CPU;
a fourth switch connected to the CPU and the video RAM; a fifth switch coupled between the A/D converter and the third switch; and an output side of the first D/A converter. , the fifth switch and a sixth switch connected to the CPU, and the CPU applies a control signal to the control terminals of the first to sixth switches to display data corresponding to a homogeneous screen. When the data is written to the video RAM, it is D/A converted, and when A/D conversion is performed again by the A/D comparator 2, the value obtained by the A/D conversion becomes the initial data. The reference voltage of the A/D converter is changed so as to be the same as the maximum value among them, the digital input value of the first D/A converter is stored in the corresponding address of the correction memory, and the value according to the digital input value is This configuration reduces uneven brightness by changing the reference voltage of the A/D converter.
(ホ)実施例
図面に従って本発明のデータ処理における補正方式を説
明すると、第1図は同方式を説明するためのシステムブ
ロック図、第2図は同方式を説明するための特性図を示
す。(e) Embodiment The correction method in data processing of the present invention will be explained with reference to the drawings. FIG. 1 shows a system block diagram for explaining the method, and FIG. 2 shows a characteristic diagram for explaining the method.
第1図において、(1)は水平同期信号端子、(2)は
垂直同期信号端子、(3)はクロック信号(CLK)端
子、(4)はビデオ信号端子、(辺はアドレスカウンタ
、(6)はA/Dコンバータ、(71(81は各々第1
及び第2 〕D / A :177 ハl、(9J ハ
ビデ、tRAM、(10)はマイクロプロセッサ(CP
Uと称する)、すは補正メモIJ 、 (13(+3)
(I植■αQαDは各々電子的にコントロールバス(C
B)を通じてCPUからの制御信号により切換え動作を
行う第1、第2、第3、第4、第5及び第6のスイッチ
、0町ま基準電圧源、ABはアドレスバス、DBはデー
タバスを示す。In Figure 1, (1) is a horizontal synchronizing signal terminal, (2) is a vertical synchronizing signal terminal, (3) is a clock signal (CLK) terminal, (4) is a video signal terminal, (the side is an address counter, ) is an A/D converter, (71 (81 is each first
and 2nd] D/A: 177 Hal, (9J Javide, tRAM, (10) microprocessor (CP
(referred to as U), Suha correction memo IJ, (13 (+3)
(I plant ■αQαD are each electronically controlled bus (C
B) first, second, third, fourth, fifth, and sixth switches whose switching operations are performed by control signals from the CPU through the CPU, a reference voltage source, AB an address bus, and DB a data bus. show.
先ず補正メモリリに補正データを書込み、その内容を得
る場合について説明する。First, a case will be described in which correction data is written in the correction memory and its contents are obtained.
第1、第2、第3及び第4スイツチ(I鈍3)α4)及
びαつを各々x、y、x1x側に設定し、第5スイツチ
叫をオンに設定する。The first, second, third, and fourth switches (I blunt 3) α4) and α are set to the x, y, and x1x sides, respectively, and the fifth switch is turned on.
アドレスカウンタ(印に水平同期信号及び垂直同期信号
端子が加えると共に第1のスイッチ(12+にビデオ信
号が加えて、濃淡のない即ち輝度ムラのない基準被写体
のビデオ信号を基準電圧源α樟にて均質な画面に対応し
たデータとしてA / Dコンバータ(6)によりA/
D変換して、ビデオRAM(9)に所定のアドレス指定
をして記憶させる。A horizontal synchronization signal and a vertical synchronization signal terminal are added to the address counter (marked), and a video signal is added to the first switch (12+), so that the video signal of the reference object with no shading, that is, with no uneven brightness, is supplied to the reference voltage source α. A/D converter (6) converts the data into A/D converter (6) as data corresponding to a homogeneous screen.
The data is converted into D and stored in the video RAM (9) with a predetermined address designation.
次に第3、第4及び第6のスイッチα4)(ハ)及び(
17)を各々X、Y、、Xに切換えると共に第5のスイ
ッチ叫をオフにして、CPU(1,0+によりビデオR
AM(居中ノデータの最大値をめる。Next, the third, fourth and sixth switches α4) (c) and (
17) to X, Y, .
AM (Calculate the maximum value of the occupancy data.
この次に第1、第2、第3、第4及び第6のスイ:y
チ(IZIU)(14)(15)及ヒ(17)Y各々
Y、X、Y、Y、X(又はY)に設定し、第5のスイッ
チ(16)をオンの状態に設定すると、前記ビデオRA
M(iVcよって読み出した各データを第2のD/Aコ
ンバータ(8)でアナログデータに変換し、それを再び
A/Dコンバータ(6)にてディジタルデータに変換す
るとき、その値が前述の最大値と同一になるように補正
メモリリ内の値を変化させる。前記ビデオRA M(9
)における番地と補正メモIJ(11)における番地は
一致させておき、前記処理を1画面分行えば補正メモリ
I内のデータ内容が完成される。Next, 1st, 2nd, 3rd, 4th and 6th switch: y
IZIU (14) (15) and H (17) Y respectively
Y, X, Y, Y, X (or Y) and the fifth switch (16) is set to the on state, the video
When each data read by M(iVc) is converted into analog data by the second D/A converter (8) and then converted into digital data by the A/D converter (6), the value is Change the value in the correction memory so that it is the same as the maximum value.
) and the address in the correction memo IJ (11) are made to match, and the data contents in the correction memory I are completed by performing the above processing for one screen.
一方前記補正メモリIに前述の補正したデータ内容が記
憶されているときについて説明する。この場合第1、第
2、第3、第4及び第6のスイッチ(121(13)(
14)(151及ヒ(17)t4々X、 X、Y、x、
xic切換える。補正メモリUはアドレスカウンタりよ
り、所定番地毎にアドレスされそのデータバスの値が第
1のD/Aコンバータ(8)によってアナログデータに
変換され、これがビデオ信号のA / D変換の基準電
圧として用いられ、従ってA/D変換されて得られるデ
ータは補正されたものとなり、斯る補正されたデータが
ビデオRAM(9)に記憶される。On the other hand, a case where the above-mentioned corrected data contents are stored in the correction memory I will be explained. In this case, the first, second, third, fourth and sixth switches (121(13)(
14) (151 and h (17) t4, X, X, Y, x,
xic switch. The correction memory U is addressed for each predetermined location by an address counter, and the value on the data bus is converted into analog data by the first D/A converter (8), which is used as the reference voltage for A/D conversion of the video signal. Therefore, the data obtained by A/D conversion is corrected, and the corrected data is stored in the video RAM (9).
次に画像処理については、第3、第4及び第6のスイッ
チαaαωαηは各々Y、Y、X側に設定され、第5の
スイッチ(16)はオフの状態で、CP U(IIQI
とビデオRAM(J9が接続され、CPU叫にてデータ
処理された後、端子0より出力される。Next, regarding image processing, the third, fourth, and sixth switches αaαωαη are set to the Y, Y, and X sides, respectively, and the fifth switch (16) is in the off state and the CPU (IIQI
and video RAM (J9) are connected, and after the data is processed by the CPU, it is output from terminal 0.
前記動作によって、ビデオRAM(91には均質な画面
(第2図の破線の如く、相対感度10レベルとして得ら
れる)VC対応するデータが書き込まれて、それをD/
A変換して再度へ/D変換する際に再びA/D変換され
た値が、初期のデータ中最大のものと常に同一になるよ
うに、A/Dコンバータ(6)の基準電圧が変化させて
補正メモリuVc記憶させる構成であるから、ビデオ信
号として得られた例えば撮影系における誤差に基づく輝
度ムラは除去できる。As a result of the above operation, data corresponding to the VC is written into the video RAM (91) with a homogeneous screen (obtained as a relative sensitivity of 10 levels as shown by the broken line in FIG.
The reference voltage of the A/D converter (6) is changed so that the A/D converted value is always the same as the maximum value in the initial data when converting from A to D/converting again. Since the configuration is such that the correction memory uVc is stored in the correction memory uVc, it is possible to remove brightness unevenness obtained as a video signal due to an error in the photographing system, for example.
(へ)発明の効果
本発明のデータ処理における補正方式によれば、内視鏡
等のカメラによって得られたビデオ信号における輝度ム
ラは、実−画面として生成する場合、補正された信号に
て均質な画面の得られる信号が導出される。(F) Effects of the Invention According to the correction method in data processing of the present invention, uneven brightness in a video signal obtained by a camera such as an endoscope can be uniformly reduced in the corrected signal when generated as a real screen. The signal obtained from the screen is derived.
第1図は本発明のデータ処理における補正方式、第2図
は同方式における説明特性図を示す。
主な図番の説明
(1)・・・水平周期信号端子、 (2)・・・垂直同
期信号端子、 (3)・・・クロック信号端子、 (4
)・・・ビデオ信号端子、 (句・・・アドレスカウン
タ、(6)・・・へ/Dコンバータ、(7)・・・第1
のD/八へンバータ、(8)・・・第2のD/Aコンバ
ータ、(9J・・・ビデオRAM、 翅・・・c p
U、c++・・・補正メモリ、 tLa・・・第1のス
イッチ、u3)・・・第2のスイッチ、 04)・・・
第3のスイッチ、 Q51・・・第4のスイッチ、 α
6)・・・第5のスイッチ、(I7)・・・第6のスイ
ッチ。FIG. 1 shows a correction method in data processing of the present invention, and FIG. 2 shows an explanatory characteristic diagram of the same method. Explanation of main drawing numbers (1)...Horizontal periodic signal terminal, (2)...Vertical synchronization signal terminal, (3)...Clock signal terminal, (4
)...video signal terminal, (phrase...address counter, (6)...to/D converter, (7)...first
D/8 converter, (8)...Second D/A converter, (9J...Video RAM, Wing...c p
U, c++...correction memory, tLa...first switch, u3)...second switch, 04)...
Third switch, Q51...Fourth switch, α
6)...Fifth switch, (I7)...Sixth switch.
Claims (1)
印加されるアドレスカランタと、ビデオ信号が印加され
る第1のスイッチと該第1のスイッチに順次接続された
A/Dコンバータ、第2のスイッチ、第1のD/Aコン
バータ及び補正メモリと、前記A/Dコンバータの出力
側に接続されたビデオRAMと、前記第1のスイッチに
接続された第2のD/Aコンバータの出力側に接続され
た第3のスイッチと、前記ビデオRAM、アドレスカム
ンタ、補正メモリ及びビデオRAMに接続された第4の
スイッチと、前記A/Dコンバータと第3のスイッチと
の間に結合された第5のスイッチと、前記第1のD/A
コンバータの出力側、前記第5のスイッチ及びCPUに
接続された第6のスイッチとより成り、前記CPUによ
り前記第1、第2、第3、第4、第5及び第6のスイッ
チの制御端子に制御信号を印加し、均質な画面に相当す
るデータを前記ビデオRAMK書込むと共にD/A変換
し、再度前記A/DコンバータにてA/D変換する際、
該A/D変換によって得られた値が、前記初期のデータ
中最大の値と同一になるように前記A/Dコンバータの
基準電圧を変化させ、前記第2のD/Aコンバータディ
ジタル入力値を前記補正メモリの該当番地に記憶させ、
前記ディジタル入力値による前記A/Dコンバータの基
準電圧の変化によって輝度ムラを減少させることを特徴
としたデータ処理における補正方式。(1) An address counter to which a horizontal synchronization signal, a vertical synchronization signal, and a clock signal are applied, a first switch to which a video signal is applied, an A/D converter sequentially connected to the first switch, and a second a switch, a first D/A converter and a correction memory, a video RAM connected to the output side of the A/D converter, and an output side of a second D/A converter connected to the first switch. a third switch connected to the video RAM, the address counter, the correction memory and the video RAM; a fourth switch coupled between the A/D converter and the third switch; a fifth switch and the first D/A
the output side of the converter, the fifth switch, and a sixth switch connected to the CPU, and the control terminals of the first, second, third, fourth, fifth, and sixth switches are controlled by the CPU. When a control signal is applied to the data corresponding to a homogeneous screen, data corresponding to a homogeneous screen is written to the video RAMK, D/A conversion is performed, and A/D conversion is performed again by the A/D converter.
The reference voltage of the A/D converter is changed so that the value obtained by the A/D conversion is the same as the maximum value in the initial data, and the digital input value of the second D/A converter is changed. Store it in the corresponding address of the correction memory,
A correction method in data processing, characterized in that brightness unevenness is reduced by changing a reference voltage of the A/D converter according to the digital input value.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59011676A JPS60156176A (en) | 1984-01-24 | 1984-01-24 | Correction system in data processing |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59011676A JPS60156176A (en) | 1984-01-24 | 1984-01-24 | Correction system in data processing |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60156176A true JPS60156176A (en) | 1985-08-16 |
Family
ID=11784594
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59011676A Pending JPS60156176A (en) | 1984-01-24 | 1984-01-24 | Correction system in data processing |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60156176A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62185898A (en) * | 1986-02-03 | 1987-08-14 | アルカン・インタ−ナシヨナル・リミテツド | Porous anodic oxidation aluminum film and its production |
-
1984
- 1984-01-24 JP JP59011676A patent/JPS60156176A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62185898A (en) * | 1986-02-03 | 1987-08-14 | アルカン・インタ−ナシヨナル・リミテツド | Porous anodic oxidation aluminum film and its production |
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