JPS60151570A - Signal detector - Google Patents
Signal detectorInfo
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- JPS60151570A JPS60151570A JP59006469A JP646984A JPS60151570A JP S60151570 A JPS60151570 A JP S60151570A JP 59006469 A JP59006469 A JP 59006469A JP 646984 A JP646984 A JP 646984A JP S60151570 A JPS60151570 A JP S60151570A
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- output
- outputs
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- Manipulation Of Pulses (AREA)
- Radar Systems Or Details Thereof (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、レーダ信号検出などのように、−雑音の重畳
したパルス信号の中から、パルス信号のみ検出する信号
検出装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a signal detection device that detects only a pulse signal from a pulse signal on which noise is superimposed, such as in radar signal detection.
従来この種の装置として第１図に示すものがあった。図
において、（１）は入力信号の遅延信号を出力するため
の２Ｎ＋１段（Ｎ＝４）のシフト・レジスタ、（２ａ）
は前記シフト・レジスタ（１）の前半Ｎ段（第１のリフ
ァレンス・セルと呼ぶ）のＮ個の出力を加算し出力する
第１の加算器、（２ｂ）は前記シフト・レジスタ（１）
の後半Ｎ段（第２のリファレンス・セルト呼ぶ）のＮ個
の出力を加算し出力する第２の加算器、（３）は前記第
１の加算器（２ａ）出力と前記第２の加算器出力の中か
ら最小値を検出し出力する最小値検出器、（４）は前記
最小値検出器（３）出力と定数Ｋｏの積を出力する乗算
器、（５）は前記シフト・レジスタ（１１の第Ｎ＋１番
目（注目セルと呼ぶ）の出力振幅が前記乗算器（４）出
力振幅よりも大きいときに論理゛１”の信号を出力する
比較器である。また絢〜Ｘ５は各部の信号を示す符号で
ある。第１図はシフト・レジスタの段数（２Ｎ＋１）が
９の例である次に動作について説明する。第１図におい
て入力信号焉は段数９のシフト・レジスタ（１）に入力
される。第１のリファレンス・セル出力は第１の加算器
（２ａ）で加算され１幅４の移動加算値が出力される。A conventional device of this type is shown in FIG. In the figure, (1) is a 2N+1 stage (N=4) shift register for outputting a delayed signal of the input signal, (2a)
(2b) is a first adder that adds and outputs the N outputs of the first N stages (referred to as the first reference cell) of the shift register (1); (2b) is the shift register (1);
A second adder that adds and outputs N outputs of the latter half N stages (referred to as a second reference cell); (3) is the output of the first adder (2a) and the second adder; A minimum value detector detects and outputs the minimum value from among the outputs, (4) a multiplier that outputs the product of the output of the minimum value detector (3) and a constant Ko, and (5) the shift register (11). This is a comparator that outputs a logic ``1'' signal when the output amplitude of the N+1st cell (referred to as the cell of interest) is larger than the output amplitude of the multiplier (4). Fig. 1 shows an example in which the number of stages of the shift register (2N+1) is 9. Next, the operation will be explained. In Fig. 1, the input signal is input to the shift register (1) with the number of stages of 9. The first reference cell outputs are added by the first adder (2a), and a moving sum value of 1 width of 4 is output.
第２のリファレンス・セルの出力は第２の加算器（２ｂ
）で加算され、幅４の移動加算値が出力される。第１の
加算器（２ａ）出力Ｘ１と第２の加算器（２ｂ）出力Ｘ
２は最小値検出器（３）に送られ、振幅の小さい方が出
力される。最小値検出器出力は乗算器（４）へ送られ、
定数ＫＯが乗算される。乗算器（４）出力Ｘ３は入力信
号の中のパルス信号の有無を判定するだめの基準値とな
る。注目セルの出力Ｘ４−と乗算器（４）出力Ｘ１は比
較器（５）へ送られ、比較器（５）はＸ４ ＞Ｘｓの場
合、パルス信号有と判定し、論理“°１”の信号を出力
する。The output of the second reference cell is sent to the second adder (2b
), and a moving addition value with a width of 4 is output. First adder (2a) output X1 and second adder (2b) output X
2 is sent to the minimum value detector (3), and the one with the smaller amplitude is output. The minimum value detector output is sent to a multiplier (4);
Multiplied by constant KO. Multiplier (4) output X3 serves as a reference value for determining the presence or absence of a pulse signal in the input signal. The output X4- of the cell of interest and the output X1 of the multiplier (4) are sent to the comparator (5), and if X4 > Output.
従来の装置は以上のように構成されているので、接近し
た２個のパルスの分離検出性能は良いが、パルス幅の広
い妨害信号によって誤検出が発生するという欠点があっ
た。第２図はこの欠点を示すだめの図である。第２図中
の符号Ｘ、−Ｘｓは第１図の各部の信号を表し、第２図
はＸｏ−Ｘｓの波形を示している。Since the conventional device is configured as described above, it has good performance in separating and detecting two closely spaced pulses, but has the disadvantage that false detection occurs due to interference signals with a wide pulse width. FIG. 2 is a diagram illustrating this drawback. The symbols X and -Xs in FIG. 2 represent the signals of each part in FIG. 1, and FIG. 2 shows the waveform of Xo-Xs.
以下第２図について説明する。Ｘｏは入力信号であり２
番号１．２５． ２７．に目標とするパルス信号が存在
し１番号１２〜１５にパルス幅の広い妨害信号が存在す
る。最終出力Ｘ５は番号６、 １７． ２０． ３０．
３２に論理６１Ｈの信号が出力されている。（図中の
イ〜ホ）イは孤立したパルス信号、二、ホは接近した２
つのパルス信号の検出結果であるが１口、ノ・は妨害信
号エツジによる誤検出である。FIG. 2 will be explained below. Xo is the input signal and 2
Number 1.25. 27. A target pulse signal exists at 1, and an interference signal with a wide pulse width exists at 1 numbers 12 to 15. The final output X5 is number 6, 17. 20. 30.
32, a logic 61H signal is output. (A to H in the diagram) A is an isolated pulse signal, 2, and E are close 2 pulse signals.
The detection result for two pulse signals is one, but one is an erroneous detection due to an edge of the interference signal.
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、注目セルとそれに隣接した第１及
び第２のリファレンス・セルとの差を検出することによ
って広パルス信号のエツジを検出し、エツジによる誤検
出を除去できる信号検出装置を提供することを目的とし
ている。This invention was made in order to eliminate the drawbacks of the conventional ones as described above, and it detects the difference between the cell of interest and the first and second reference cells adjacent to it, thereby detecting the edges of a wide pulse signal. It is an object of the present invention to provide a signal detection device that can detect and eliminate false detections due to edges.
この発明の一実施例を第３図に示す。図において、（１
）は入力信号の遅延信号を出力するだめの２Ｎ＋１段（
Ｎ＝４）のシフトレジスタ、（２ａ）は前記シフト・レ
ジスタｆｉｌの前半Ｎ段（第１のリファレンス・セルと
呼ぶ）のＮ個の出力を加算し出力する第１の加算器、（
２ｂ）は前記シフト・レジスタ（１１の後半Ｎ段（第２
のリファレンス・セルと呼ぶ）、（３１は前記第１の加
算器（２ａ）出力と前記第２の加算器（２ｂ）出力の中
から最小値を検出し出力する最小値検出器、（４ａ）は
前記最小値検出器（３）出力と定数ＫＯの積を出力する
第１の乗算器、（４ｂ）は前記最小値検出器（３）出力
と定数に、の積を出力する第２の乗算器、（６ａ）は前
記シフト・レジスタ（１）の第Ｎ＋１番目（注目セルと
呼ぶ）の出力から前記シフト・レジスタ（１）の第Ｎ番
目の出力を減算し出力する第１の減算器、（６ｂ）は注
目セル出力から前記シフト・レジスタ（１）の第Ｎ＋２
番目の出力を減算し出力する第２の減算器、（５ａ）は
注目セル出力振幅が前記第１の乗算器（４ａ）の出力振
幅よりも大きいときに論理”１”の信号を出力する第１
の比較器、 （５ｂ）は前記第１の減算器（６ａ）出力
信号が前記第２の乗算器出力よりも大きいときに論理゛
１”の信号を出力する第２の比較器、（５Ｃ）は前記第
２の減算器（６ｂ）出力信号が前記第２の乗算器出力よ
りも大きいときに論理“１”の信号を出力する第３の比
較器、（７）は前記第２の比較器（５ｂ）出力と前記第
３の比較器（５Ｃ）出力の排他的論理和を出力するｇｘ
ｄ ｕｓ ｉｖｅ □几回路、（８）は前記Ｂｘｃｌｕ
ｓｉｖｅ ＯＲ回路（力出力の論理を反転するＮＯＴ回
路、（９）は前記第１の比較器（５ａ）出力と前記ＮＯ
Ｔ回路（８）出力の論理積を出力するＡＮＤ回路である
。捷たＸｏ−Ｘ＋２は各部の信号を示す符号である。第
３図はシフト・レジスタの段数（２Ｎ＋１）が９の例で
ある。An embodiment of this invention is shown in FIG. In the figure, (1
) is a 2N+1 stage (
(2a) is a first adder that adds and outputs the N outputs of the first N stages (referred to as the first reference cell) of the shift register fil;
2b) is the second half N stage (second stage) of the shift register (11).
31 is a minimum value detector that detects and outputs the minimum value from the output of the first adder (2a) and the output of the second adder (2b), (4a) is a first multiplier that outputs the product of the output of the minimum value detector (3) and a constant KO, and (4b) is a second multiplier that outputs the product of the output of the minimum value detector (3) and the constant. (6a) is a first subtracter that subtracts the Nth output of the shift register (1) from the N+1st output (referred to as the cell of interest) of the shift register (1) and outputs the result; (6b) is the N+2th shift register (1) from the output of the cell of interest.
A second subtracter (5a) that subtracts and outputs the output of the first multiplier (5a) outputs a logic "1" signal when the output amplitude of the cell of interest is larger than the output amplitude of the first multiplier (4a). 1
(5b) is a second comparator that outputs a logic "1" signal when the output signal of the first subtracter (6a) is greater than the output of the second multiplier, (5C) (7) is a third comparator that outputs a logic "1" signal when the output signal of the second subtracter (6b) is larger than the output of the second multiplier; and (7) is the second comparator. (5b) gx that outputs the exclusive OR of the output and the output of the third comparator (5C)
d us ive □Further circuit, (8) is the above Bxclu
sive OR circuit (NOT circuit that inverts the logic of the output output, (9) is the output of the first comparator (5a) and the NO
This is an AND circuit that outputs the logical product of the T circuit (8) output. The decimated Xo-X+2 is a code indicating the signal of each part. FIG. 3 shows an example in which the number of stages of the shift register (2N+1) is nine.
次に動作について説明する。第３図におｈて人力信号Ｘ
ｏは段数９のシフト・レジスタ（１）に入力される。第
１のリファレンス・セル出力は第１の加算器（２ａ）で
加算され１幅４の移動加算値が出力される。第２のリフ
ァレンスセルの出力は第２の加算器（２ｂ）で加算され
。Next, the operation will be explained. In Figure 3, the human power signal
o is input to a nine-stage shift register (1). The first reference cell outputs are added by a first adder (2a) and a moving sum value of 1 width of 4 is output. The outputs of the second reference cell are added by a second adder (2b).
幅４の移動加算値が出力される。第１の加算器（２ａ）
出力ＸＩと第２の加算器（２ｂ）出力Ｘ２は最小値検出
器（３）に送られ、撮幅の小さい方が出力される。最小
値検出器出力は第１及び第２の乗算器（４ａ）、（４ｂ
）へ送られ、定数に、及びに、が乗算サレル。乗算器（
４ａ）、（４ｂ）の出力Ｘ３． Ｘａは入力信号中のパ
ルス信号の有無を判定するための基準値となる。注目セ
ル出力Ｘ４は第１及び第２の減算器（６ａ）、（６ｂ）
へ送られ、それぞれ注目セルの直前及び直後のシフトレ
ジスタ（１）出力が減算され出力される。注目セルの出
力Ｘ４と第１の乗算器出力Ｘ３は第１の比較器（５ａ）
へ送られ、第１の比較器（５ａ）はＸ４〉Ｘａの場合パ
ルス信号有りと判定し論理−１・の信号Ｘ５を出力する
。第１の減算器（６ａ）出力Ｘ７と第２の乗算器（４ｂ
）出力Ｘ６は第２の比較器（５ｂ）へ送られ、ｘ７＞ｘ
６のときに論理゛１″の信号Ｘ。A moving addition value of width 4 is output. First adder (2a)
The output XI and the second adder (2b) output X2 are sent to the minimum value detector (3), and the one with the smaller imaging width is output. The minimum value detector output is passed through the first and second multipliers (4a) and (4b).
) is sent to the constant, and is multiplied by Salel. Multiplier (
4a), (4b) output X3. Xa serves as a reference value for determining the presence or absence of a pulse signal in the input signal. The cell of interest output X4 is output from the first and second subtracters (6a) and (6b)
The outputs of the shift register (1) immediately before and after the cell of interest are subtracted and output. The output X4 of the cell of interest and the first multiplier output X3 are connected to the first comparator (5a).
If X4>Xa, the first comparator (5a) determines that a pulse signal is present and outputs a signal X5 of logic -1. The first subtractor (6a) output X7 and the second multiplier (4b
) output X6 is sent to the second comparator (5b) and x7>x
6, the signal X is logic "1".
が出力される。ｘ９＝ ”１”は注目セルの信号が立ち
下りエツジであることを示している。is output. x9="1" indicates that the signal of the cell of interest is a falling edge.
第２の減算器（６ｂ）出力Ｘ８と第２の乗算器（４ｂ）
出力Ｘ６は第３の比較器へ送られ＋ Ｘａ 〉Ｘａのと
きに論理“１”の信号ＸＩＧが出力される。Ｘ１０−１
”は注目セルの信号が立ち上りエツジであることを示し
ている。孤立したパルス信号の場合Ｘ９とＸＩＯの両方
ともに論理゛１゛′となるのに対し、パルス幅の広い妨
害パルス信号の場合Ｘ９とＸｌｏのどちらか一方しか論
理゛１”になラナイ。シタカッチＸ９とｘｔｏのｐｃｌ
ｕｓｉｖｅ ＯＲをとれば広パルス幅のエツジを検出で
きることになる。第２及び第３の比較器出力Ｘ９とＸＩ
Ｏは６ｃｌｕｓｉｖｅ ＯＲ回路（７）へ送られ、ＮＯ
Ｔ回路（８）で論理反転され、第１の比較器（５ａ）出
力Ｘ５のゲート信号Ｘ１１ となる。Ｘ５とＸｌｌはＡ
ＮＤ回路（９）で論理積がとられ、広パルス幅信号のエ
ツジによる誤検出が取り除かれる。第４図はこれらの動
作を示すだめの図で１図中の符号焉〜Ｘ１２は第３図中
の各部の信号を表し。Second subtractor (6b) output X8 and second multiplier (4b)
The output X6 is sent to the third comparator, and when +Xa>Xa, a logic "1" signal XIG is output. X10-1
” indicates that the signal of the cell of interest is a rising edge.In the case of an isolated pulse signal, both X9 and Lanai with only one of the logic ``1'' and Xlo. Shitakatchi X9 and xto pcl
If usive OR is performed, edges with wide pulse widths can be detected. Second and third comparator outputs X9 and XI
O is sent to the 6 exclusive OR circuit (7) and NO
The logic is inverted by the T circuit (8) and becomes the gate signal X11 of the output X5 of the first comparator (5a). X5 and Xll are A
An AND is performed in the ND circuit (9) to eliminate false detections due to edges of the wide pulse width signal. FIG. 4 is a diagram illustrating these operations, and the symbols 1 to 12 in FIG. 1 represent signals of various parts in FIG. 3.
第４図はＸ、 −Ｘ１２の波形を示している０第４図に
おいて、ｆ号１． ２５． ２７に信号が存在し１番号
１２〜１５に妨害信号が存在する。最終出力Ｘ１２は番
号６，３０．３２に信号が表れている。（イ、二、ホ）
妨害信号のエツジによる誤検出（口、）・）は除かれて
いる。FIG. 4 shows the waveforms of X, -X12. In FIG. 4, f number 1. 25. A signal exists at 27, and an interference signal exists at 1 numbers 12-15. As for the final output X12, a signal appears at number 6, 30.32. (A, 2, HO)
False detections (mouth,),) due to the edges of the interfering signal are excluded.
なお上記実施例ではシフトレジスタ（１）の段数（２Ｎ
＋１）を９としたがＮの値は任意である。また上記実施
例では入力信号の遅延手段としてシフトレジスタを用い
たが、遅延動作をするものであればこれに限らない。In the above embodiment, the number of stages of the shift register (1) (2N
+1) was set to 9, but the value of N is arbitrary. Further, in the above embodiment, a shift register is used as the input signal delay means, but the present invention is not limited to this as long as it performs a delay operation.
以上のように、この発明によれば、広パルス信号のエツ
ジを検出することによって、エツジによる誤検出を除去
できるという効果がある。As described above, according to the present invention, by detecting the edges of a wide pulse signal, it is possible to eliminate false detections due to edges.
第１図は従来の信号検出装置を示す図、第２図は波形を
示す図、第３図はこの発明の一実施例を示す図、第４図
は波形を示す図である。
図中、 ｆｉｌはシフトレジスタ、（２）は加算器、（
３）は最小値検出器、（４）は乗算器、（５）は比較器
、（６）は減算器、（７）はＥｘｃｌｕｓｉｖｅ Ｑ
ｌ（回路、（８）はＮＯＴ回路、（９）はＡＮＤ回路、
Ｘｏ−Ｘｔ２は各部の信号である。
なお１図中同一あるいは相当部分には同一符号を付して
示しである。
代理人 大岩増雄FIG. 1 is a diagram showing a conventional signal detection device, FIG. 2 is a diagram showing waveforms, FIG. 3 is a diagram showing an embodiment of the present invention, and FIG. 4 is a diagram showing waveforms. In the figure, fil is a shift register, (2) is an adder, (
3) is the minimum value detector, (4) is the multiplier, (5) is the comparator, (6) is the subtractor, and (7) is the Exclusive Q.
l (circuit, (8) is NOT circuit, (9) is AND circuit,
Xo-Xt2 are signals of each part. Note that in FIG. 1, the same or corresponding parts are designated by the same reference numerals. Agent Masuo Oiwa
Claims (1)
＋１段（Ｎは整数）の遅延素子と。 前記遅延素子の前半Ｎ段の出力を加算し出力する第１の
加算器と、前記遅延素子の後半Ｎ段の出力を加算し出力
する第２の加算器と、前記第１及び第２の加算器出力の
最小値を検出し出力する最小値検出器と、前記遅延素子
の第Ｎ＋１番目の出力から第Ｎ番目の出力を減算し出力
する第１の減算器と、前記遅延素子の第Ｎ＋１番目の出
力から第Ｎ＋２番目の出力を減算し出力する第２の減算
器と、前記最小値検出器出力と定数ＫＯの積を出力する
第１の乗算器と、前記最小値検出器出力と定数に１の積
を出力する第２の乗算器と、前記遅延素子の第Ｎ＋１番
目出力が前記第１の乗算器出力よりも大きいときに論理
パ１”の信号を出力する第１の比較器と、前記第１の減
算器出力が前記第２の乗算器出力よりも大きいとぎに論
理”１”の信号を出力する第２の比較器と、前記第２の
減算器出力が前記第２の乗算器出力よりも大きいときに
論理”１″の信号を出力する第３の比較器と、前記第２
及び第３の比較器出力の排他的論理和を出力するＢｘｃ
ｌｕｓｉｖｅＯＲ回路と、前記１）ｏ＝Ｉｕｓｉｖｅ
ＯＲ回路の出力論理を反転するＮＯＴ回路と、前記第１
の比較器出力と前記ＮＯ’ｌ’回路出力の論理積を出力
するＡＮＤ回路を備えることを特徴とする信号検出装置[Claims] A 2N system that introduces an input signal and pressurizes a continuously delayed signal.
+1 stage (N is an integer) delay element. a first adder that adds and outputs the outputs of the first N stages of the delay elements; a second adder that adds and outputs the outputs of the latter N stages of the delay elements; and the first and second adders. a minimum value detector that detects and outputs the minimum value of the output of the delay element; a first subtractor that subtracts and outputs the Nth output from the N+1st output of the delay element; a second subtracter that subtracts the N+2nd output from the output of and outputs the result; a first multiplier that outputs the product of the minimum value detector output and a constant KO; a second multiplier that outputs a product of 1, and a first comparator that outputs a logic 1'' signal when the N+1-th output of the delay element is greater than the first multiplier output; a second comparator that outputs a logic "1" signal when the first subtracter output is greater than the second multiplier output; a third comparator that outputs a logic "1" signal when the output is larger than the second comparator;
and Bxc that outputs the exclusive OR of the third comparator output.
lusiveOR circuit and the above 1) o=lusive
a NOT circuit that inverts the output logic of the OR circuit;
A signal detection device comprising an AND circuit that outputs a logical product of the comparator output and the NO'l' circuit output.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59006469A JPS60151570A (en) | 1984-01-18 | 1984-01-18 | Signal detector |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59006469A JPS60151570A (en) | 1984-01-18 | 1984-01-18 | Signal detector |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60151570A true JPS60151570A (en) | 1985-08-09 |
Family
ID=11639310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59006469A Pending JPS60151570A (en) | 1984-01-18 | 1984-01-18 | Signal detector |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60151570A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62184476U (en) * | 1986-05-14 | 1987-11-24 |
-
1984
- 1984-01-18 JP JP59006469A patent/JPS60151570A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62184476U (en) * | 1986-05-14 | 1987-11-24 |
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