JPS60145724U - 増幅回路 - Google Patents

増幅回路

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JPS60145724U
JPS60145724U JP3228884U JP3228884U JPS60145724U JP S60145724 U JPS60145724 U JP S60145724U JP 3228884 U JP3228884 U JP 3228884U JP 3228884 U JP3228884 U JP 3228884U JP S60145724 U JPS60145724 U JP S60145724U
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JP
Japan
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voltage
amplifier circuit
gate
transistor
transistors
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JP3228884U
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JPH0352030Y2 (ja
Inventor
文男 岡野
純二 熊田
Original Assignee
日本放送協会
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は従来から知られているＡ級増幅器め一例を示す
回路図、第２図は第１図の動作を説明す　′る線図、第
３図は従来から知られているＢ級増幅器の一例を示す回
路図、第４図ないし第８図は従来から知られているＢ級
増幅器の欠点を説明する線図、第９図は本考案の一実施
例を示す回路図、　　・第１０図は本実施例の動作を説
明するための線図、第１１図ないし第１３図は本考案の
動作原理を説明するための回路図、第１４図は本考案と
通常のエミッタフォロアについて動作特性を比較する線
図、第１５図は本考案を適用した具体的回路を示す回路
図、第１６図は第１５図示の回路と比較するために用い
る従来例（Ｂ級増幅回路）を示す回路図、第１７図Ａ、
　Ｂおよび第１８図Ａ、　Ｂは本考案に係る実験結果を
示すオシロ波形の写真″ｖ；：６ｏＴｒ、。””ｈ　５
７’；７．９、Ｚ、−ｆｉｉ。 工ＩＥ −１ り ｌ　　　　　Ｖｅｌ　　　　　ベース電圧Ｖｓｔ＋’２
７ｓｔ（ｔ） ト・・− み ゴ；　　　奉　　　　　　　　　　　　　　　　　　　
　　　　　　　／・１ 第１５図 二 Ｔｒ９ 旧ｏｏｖ　　　　　　　　　　　　ｒ （ し−ミー一一一つ １００Ｖ

Claims (2)

    【実用新案登録請求の範囲】
  1. （１）はぼ同一の特性を有する２個のトランジスタにつ
    いて、それぞれのエミッタもしくはソース、およびそれ
    ぞれのコレクタもしくはドレインを共通に接続したトラ
    ンジスタ対を相補接続するとともに、前記トランジスタ
    対の一方のペースもしくはゲートに所定のバイアス電圧
    を、他方のベースもしくはゲートに前記所定のバイアス
    電圧と同一の電圧に入力信号電圧を重畳してなる電圧を
    それぞれ印加し、前記トラジスタ対の相補接続点から出
    力を取り出すようにしたことを特徴とする増幅回路。
  2. （２）逆電圧印加時における破壊防止用素子を介して、
    前記エミッタもしくはソースを共通に接続するようにし
    たことを特徴とする実用新案登録請求の範囲第１項記載
    の増幅回路。
JP3228884U 1984-03-08 1984-03-08 増幅回路 Granted JPS60145724U (ja)

Priority Applications (1)

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JP3228884U JPS60145724U (ja) 1984-03-08 1984-03-08 増幅回路

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JP3228884U JPS60145724U (ja) 1984-03-08 1984-03-08 増幅回路

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Publication Number Publication Date
JPS60145724U true JPS60145724U (ja) 1985-09-27
JPH0352030Y2 JPH0352030Y2 (ja) 1991-11-11

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ID=30533666

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JPH0352030Y2 (ja) 1991-11-11

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