JPS6014532B2 - 周波数シンセサイザの周波数設定装置 - Google Patents
周波数シンセサイザの周波数設定装置Info
- Publication number
- JPS6014532B2 JPS6014532B2 JP55024906A JP2490680A JPS6014532B2 JP S6014532 B2 JPS6014532 B2 JP S6014532B2 JP 55024906 A JP55024906 A JP 55024906A JP 2490680 A JP2490680 A JP 2490680A JP S6014532 B2 JPS6014532 B2 JP S6014532B2
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- JP
- Japan
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- 230000001360 synchronised effect Effects 0.000 claims 1
- 238000001514 detection method Methods 0.000 description 12
- 229920000729 poly(L-lysine) polymer Polymers 0.000 description 12
- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/22—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop
- H03L7/23—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop with pulse counters or frequency dividers
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
この発明は位相同期ループ（以下ＰＬＬという）を用い
たデジタル形周波数シンセサィザの周波数設定装置に関
する。
たデジタル形周波数シンセサィザの周波数設定装置に関
する。
デジタル形の周波数シンセサイザは基本的には第１図に
示すように、電圧制御発振器１（以下ＶＣＯという）、
可変分周器２、位相比較器３、ループフィル夕４および
基準発振器５からなるＰＬＬによって構成されている。
示すように、電圧制御発振器１（以下ＶＣＯという）、
可変分周器２、位相比較器３、ループフィル夕４および
基準発振器５からなるＰＬＬによって構成されている。
そして、上記ＶＣＯＩの周波数は可変分周器２の分間比
を外部よりデジタル的に制御することによって可変する
ことができる。すなわち、ロック状態における基準発振
器の出力周波数（参照周波数）とＶＣＯＩの出力周波数
は次式のようになり、分周比Ｎを可変することによりＶ
ＣＯＩの周波数を可変できる。ナ＝Ｎ・ナｒ
……【１，しかしながら、広帯域の周波数範囲
をもつ受信機（または送信機）および標準信号発生器等
に使用される周波数シンセサィザでは、周波数設定桁数
が通常ＩＧ隼数で数桁以上となり、最小増分周波数に対
する周波数可変範囲の比が１方倍以上にもなり得るため
、第１図のような単一ループでは、可変分周器２の分周
比の増加によるループ利得の低下、これによる周波数設
定に対する応答の遅れ、最小増分を決定する参照周波数
の低下などによる信号近傍におけるスプリアスの増加等
の欠点があり実用的でない。
を外部よりデジタル的に制御することによって可変する
ことができる。すなわち、ロック状態における基準発振
器の出力周波数（参照周波数）とＶＣＯＩの出力周波数
は次式のようになり、分周比Ｎを可変することによりＶ
ＣＯＩの周波数を可変できる。ナ＝Ｎ・ナｒ
……【１，しかしながら、広帯域の周波数範囲
をもつ受信機（または送信機）および標準信号発生器等
に使用される周波数シンセサィザでは、周波数設定桁数
が通常ＩＧ隼数で数桁以上となり、最小増分周波数に対
する周波数可変範囲の比が１方倍以上にもなり得るため
、第１図のような単一ループでは、可変分周器２の分周
比の増加によるループ利得の低下、これによる周波数設
定に対する応答の遅れ、最小増分を決定する参照周波数
の低下などによる信号近傍におけるスプリアスの増加等
の欠点があり実用的でない。
そこで上託した欠点を解決するために複数のＰＬＬを組
合わせた多重ループによる周波数シンセサィザが使用さ
れている。
合わせた多重ループによる周波数シンセサィザが使用さ
れている。
第２図は受信機の同調装置に使用されている従来の一例
を示すもので、第１のＰＬＬ６、第２のＰＬＬ７、基準
周波数発生器８、多段アップダウンカウンタ９、パルス
発生器（一般にロータリヱンコーダが用いられる）１０
から構成される２重ループシンセサィザである。なお、
第２図において６１，７１はＶＣ０、６２，７２は周波
数変換器、６３，７３はローパスフィルタ、６４，７４
は分周比がＮａ，Ｎｂの可変分周器、６６，７５は位相
比較器、６３，７３はローパスフイルタであり、また、
上記多段アップダウンカウンタ９とパルス発生器１０で
周波数制御回路１１を構成している。このような構成に
おいて、ロック状態における基準周波数発生器８の基準
周波数ナｏに対するシンセサィザ出力周波数ナｏは次式
のようになる。
を示すもので、第１のＰＬＬ６、第２のＰＬＬ７、基準
周波数発生器８、多段アップダウンカウンタ９、パルス
発生器（一般にロータリヱンコーダが用いられる）１０
から構成される２重ループシンセサィザである。なお、
第２図において６１，７１はＶＣ０、６２，７２は周波
数変換器、６３，７３はローパスフィルタ、６４，７４
は分周比がＮａ，Ｎｂの可変分周器、６６，７５は位相
比較器、６３，７３はローパスフイルタであり、また、
上記多段アップダウンカウンタ９とパルス発生器１０で
周波数制御回路１１を構成している。このような構成に
おいて、ロック状態における基準周波数発生器８の基準
周波数ナｏに対するシンセサィザ出力周波数ナｏは次式
のようになる。
〆ａ二Ｎａ‐〆。十ナｂ；（Ｎａ十等十ｐ）‐プ。
・‐・‐‐‐‘２１上式において、ナａはＶＣ０６１の
発振周波数、プｂはＶＣ０７１の発振周波数Ｎａは可変
分周器６４の分周比、Ｎｂは可変分周器７４の分周比、
ＭおよびＰは基準周波数発生器内部の基準周波数に対す
る分周比および通倍比である。この系の最小増分周波数
はナｏ／Ｍによって決まるため周波数設定に対する下位
の桁は可変分周器７４が受持ち、また上位の桁は可変分
周器６４が受持つ。このように構成された周波数シンセ
サイザの周波数設定に関して、多段アップダウンカゥン
タ９およびパルス発生器１０の組合わせによる周波数制
御回路１１を可変分周器６４，７４に接続し、周波数を
あたかも連続的に可変させるようにしている。これは特
に広帯域の受信周波数範囲を有した受信機において、未
知の周波数を探索する場合、または既知の周波数であっ
ても、その周波数が正確であるとは限らないので、同調
周波数を徴調して中心周波数に合わせるような場合には
操作性が優れている。しかし、この方法にも次のような
欠点がある。
発振周波数、プｂはＶＣ０７１の発振周波数Ｎａは可変
分周器６４の分周比、Ｎｂは可変分周器７４の分周比、
ＭおよびＰは基準周波数発生器内部の基準周波数に対す
る分周比および通倍比である。この系の最小増分周波数
はナｏ／Ｍによって決まるため周波数設定に対する下位
の桁は可変分周器７４が受持ち、また上位の桁は可変分
周器６４が受持つ。このように構成された周波数シンセ
サイザの周波数設定に関して、多段アップダウンカゥン
タ９およびパルス発生器１０の組合わせによる周波数制
御回路１１を可変分周器６４，７４に接続し、周波数を
あたかも連続的に可変させるようにしている。これは特
に広帯域の受信周波数範囲を有した受信機において、未
知の周波数を探索する場合、または既知の周波数であっ
ても、その周波数が正確であるとは限らないので、同調
周波数を徴調して中心周波数に合わせるような場合には
操作性が優れている。しかし、この方法にも次のような
欠点がある。
第２図においてＶＣ０６１およびＶＣ０７１の周波数は
多段アップダウンカウンタ９の計数パルスの変化に対し
て第３図のように変化する。第３図は多段アップダウン
カウンタ９の計数の変化に対するＶＣ０６１およびＶＣ
０７１の周波数変化を示すものである。このように多段
アップダウンカウンタ９における下位の桁が、０よりス
タートして９までカウントし、再び０に戻るたびに、Ｖ
Ｃ０７１の周波数は鋸歯状に変化し、またこの変化は第
１のＰＬＬ６にも伝えられるためＶＣ０６ １の周波数
はパルス状に変化する。従ってロータリーェンコーダを
回転させて連続的に同調周波数を可変しているように見
えても、下位の桁が９より０へ又は０より９に変わるた
びに不連続点が発生する。このとき、ＶＣ０７１の周波
数は大きく変化するため、第２のＰＬＬ７および第１の
ＰＬＬ６がロックし、安定状態になるまでに時間がかか
る。その間、同調周波数は急激に変化するので受信機の
出力には雑音が発生し実際には受信不可能となる。した
がって、このような不連続の状態が発生する境目付近の
周波数を探索受信する場合、雑音が頻繁に発生する不都
合が生じる。この発明は上記の点に鑑みてなされたもの
で、電圧制御発振器、可変分周器、位相比較器およびル
ープフィル夕を基本構成としたデジタル形位同期ループ
を複数使用し、この周波数設定制御を多段アップダウン
カウン夕とパルス発生器の組合せによって行う方式の周
波数シンセサィザにおいて、位相同期ループに与える多
段アップダウンカウンタからの周波数設定信号に対し、
デジタル的にヒステリシスを持たせ、多段アップダウン
カゥンタの桁が桁上げ又は桁下げする際に発生するルー
プのステップ応答による不連続性が常に同じ周波数で発
生しないようにし、桁上げまたは桁下げが生じる周波数
においても連続的な周波数制御を行ない得る周波数シン
セサィザの周波数設定装置を提供することを目的とする
。
多段アップダウンカウンタ９の計数パルスの変化に対し
て第３図のように変化する。第３図は多段アップダウン
カウンタ９の計数の変化に対するＶＣ０６１およびＶＣ
０７１の周波数変化を示すものである。このように多段
アップダウンカウンタ９における下位の桁が、０よりス
タートして９までカウントし、再び０に戻るたびに、Ｖ
Ｃ０７１の周波数は鋸歯状に変化し、またこの変化は第
１のＰＬＬ６にも伝えられるためＶＣ０６ １の周波数
はパルス状に変化する。従ってロータリーェンコーダを
回転させて連続的に同調周波数を可変しているように見
えても、下位の桁が９より０へ又は０より９に変わるた
びに不連続点が発生する。このとき、ＶＣ０７１の周波
数は大きく変化するため、第２のＰＬＬ７および第１の
ＰＬＬ６がロックし、安定状態になるまでに時間がかか
る。その間、同調周波数は急激に変化するので受信機の
出力には雑音が発生し実際には受信不可能となる。した
がって、このような不連続の状態が発生する境目付近の
周波数を探索受信する場合、雑音が頻繁に発生する不都
合が生じる。この発明は上記の点に鑑みてなされたもの
で、電圧制御発振器、可変分周器、位相比較器およびル
ープフィル夕を基本構成としたデジタル形位同期ループ
を複数使用し、この周波数設定制御を多段アップダウン
カウン夕とパルス発生器の組合せによって行う方式の周
波数シンセサィザにおいて、位相同期ループに与える多
段アップダウンカウンタからの周波数設定信号に対し、
デジタル的にヒステリシスを持たせ、多段アップダウン
カゥンタの桁が桁上げ又は桁下げする際に発生するルー
プのステップ応答による不連続性が常に同じ周波数で発
生しないようにし、桁上げまたは桁下げが生じる周波数
においても連続的な周波数制御を行ない得る周波数シン
セサィザの周波数設定装置を提供することを目的とする
。
以下この発明の一実施例を図面を参照して説明する。
第４図はこの発明の一実施例を示すもので、第２図と同
一部分には同一符号を付して重複する部分の説明は省略
する。この発明が第２図のものと異なる点は周波数制御
回路１１の多段アップダウンカウンタ９と第１、第２の
ＰＬＬ６，７を接続する周波数設定信号ラインの間にデ
ィジタル的にヒステリシスを発生するディジタル形ヒス
テリシス回路１２を介在させたことにある。このデジタ
ル形ヒステリシス回路１２は例えば第６図に示すように
構成されている。すなわち、第６図は例えば３桁のカウ
ンタ９の出力に対して２桁目が桁変りを行う数の上側に
ヒステリシス特性を持つものであり、パルス発生器１川
ま、パルス信号を３桁のＢＣＤカウンタ９ １，９２，
９３と４ビットラツチ１２１に与えるとともに、計数の
増加方向、減少方向を指定する制御信号をＢＣＤカゥン
タ９１，９２，９３に与える。４ビットラツチ１２１は
２桁目のＢＣＤカウンタ９２の出力を４ビット並列にラ
ツチするもので、常に２桁目のＢＣＤカウンタ９２の出
力の１パルス前の信号を出力している。
一部分には同一符号を付して重複する部分の説明は省略
する。この発明が第２図のものと異なる点は周波数制御
回路１１の多段アップダウンカウンタ９と第１、第２の
ＰＬＬ６，７を接続する周波数設定信号ラインの間にデ
ィジタル的にヒステリシスを発生するディジタル形ヒス
テリシス回路１２を介在させたことにある。このデジタ
ル形ヒステリシス回路１２は例えば第６図に示すように
構成されている。すなわち、第６図は例えば３桁のカウ
ンタ９の出力に対して２桁目が桁変りを行う数の上側に
ヒステリシス特性を持つものであり、パルス発生器１川
ま、パルス信号を３桁のＢＣＤカウンタ９ １，９２，
９３と４ビットラツチ１２１に与えるとともに、計数の
増加方向、減少方向を指定する制御信号をＢＣＤカゥン
タ９１，９２，９３に与える。４ビットラツチ１２１は
２桁目のＢＣＤカウンタ９２の出力を４ビット並列にラ
ツチするもので、常に２桁目のＢＣＤカウンタ９２の出
力の１パルス前の信号を出力している。
また、１桁目のＢＣＤカウンタ９１と２桁目のＢＣＤカ
ウンタ９２の出力は第２のＰＬＬ７の可変分周器７４へ
入力される。第１の検出装置１２２は４ビットラッチ１
２１の出力が「１」でありかつ２桁目のＢＣＤカウンタ
９２の出力が「２」であるときに検出信号を出力する。
ウンタ９２の出力は第２のＰＬＬ７の可変分周器７４へ
入力される。第１の検出装置１２２は４ビットラッチ１
２１の出力が「１」でありかつ２桁目のＢＣＤカウンタ
９２の出力が「２」であるときに検出信号を出力する。
すなわち、ＢＣＤカウンタ９１，９２，９３が増加方向
の計数を行って２桁目以下の数値が「１９」から「２０
」に変化したときに検出信号を出力するのである。第２
の検出装置１２３は４ビットラッチ１２１の出力が「０
」であり２桁目のＢＣＤカウンタ９２の出力が「９」で
あるときに検出信号を出力する。
の計数を行って２桁目以下の数値が「１９」から「２０
」に変化したときに検出信号を出力するのである。第２
の検出装置１２３は４ビットラッチ１２１の出力が「０
」であり２桁目のＢＣＤカウンタ９２の出力が「９」で
あるときに検出信号を出力する。
すなわち、ＢＣＤカウンタ９１，９２，９３が減少方向
の計数を行って、２桁目以下の数値が「００」から「９
９」となり３桁目のＢＣＤカウンタ９３の出力値が１だ
け減少したときに検出信号を出力するのである。第３の
検出装置１２４は４ビットラツチ１２１の出力が「９」
であり２桁目のＢＣＤカウンタ９２の出力が「０」であ
るときに検出信号を出力する。
の計数を行って、２桁目以下の数値が「００」から「９
９」となり３桁目のＢＣＤカウンタ９３の出力値が１だ
け減少したときに検出信号を出力するのである。第３の
検出装置１２４は４ビットラツチ１２１の出力が「９」
であり２桁目のＢＣＤカウンタ９２の出力が「０」であ
るときに検出信号を出力する。
すなわち、ＢＣＤカウンタ９１，９２，９３が増加方向
の計数を行って、２桁目以下の数値が「９９」から「０
０」となり３桁目のＢＣＤカウン夕９３の出力値が１だ
け増加したときに検出信号を出力するのである。第１の
検出装置１２２の出力と第２の検出装置１２３の出力は
ＯＲ回路１２５を通り、Ｓ−Ｒフリップフロツプ１２６
のリセット端子に接続される。
の計数を行って、２桁目以下の数値が「９９」から「０
０」となり３桁目のＢＣＤカウン夕９３の出力値が１だ
け増加したときに検出信号を出力するのである。第１の
検出装置１２２の出力と第２の検出装置１２３の出力は
ＯＲ回路１２５を通り、Ｓ−Ｒフリップフロツプ１２６
のリセット端子に接続される。
第３の検出装置１２４の出力は、Ｓ一Ｒフリツプフロッ
プ１２６のセット端子に接続される。
プ１２６のセット端子に接続される。
減算器１２７は加算器に「１０」に対する「１」の補数
をあらかじめ設定して構成される−１演算器であり、Ｓ
−Ｒフリツプフロツプ１２６がリセツトされたときには
加算器のキャリィ入力にキヤリイ信号を与えて−１の演
算を停止する。Ｓ一Ｒフリップフロッブ１２６がセット
されたときには加算器に与えるキャリイ信号を断にして
−１演算を行うようにしている。第７図に太線で示した
部分がＳ−Ｒフリップフロツプ１２６がセットされてい
るときであり、この時３桁目のＢＣＤカウンタ９２の出
力が「２」である場合には減算器１２７の出力は「１」
となることがわかる。
をあらかじめ設定して構成される−１演算器であり、Ｓ
−Ｒフリツプフロツプ１２６がリセツトされたときには
加算器のキャリィ入力にキヤリイ信号を与えて−１の演
算を停止する。Ｓ一Ｒフリップフロッブ１２６がセット
されたときには加算器に与えるキャリイ信号を断にして
−１演算を行うようにしている。第７図に太線で示した
部分がＳ−Ｒフリップフロツプ１２６がセットされてい
るときであり、この時３桁目のＢＣＤカウンタ９２の出
力が「２」である場合には減算器１２７の出力は「１」
となることがわかる。
このように上記ディジタル形ヒステリシス回路１２を付
加することにより、ＶＣ０６１およびＶＣ０７１の周波
数変化の不連続点が第５図のように多段アップダウンカ
ウンタ９の計数データがアップの方向に増加した場合と
、ダウンの方向に減少した場合で一致しないようにして
いる。
加することにより、ＶＣ０６１およびＶＣ０７１の周波
数変化の不連続点が第５図のように多段アップダウンカ
ウンタ９の計数データがアップの方向に増加した場合と
、ダウンの方向に減少した場合で一致しないようにして
いる。
第５図は多段アップダウンカウンタ９の計数変化に対す
るＶＣ０６１およびＶＣ０７１の周波数変化を示すもの
で、またＶＣ０７１の特性においてＵはアップ方向の変
化、Ｄはダウン方向の変化を示している。ここで、ＶＣ
０７１の周波数ヒステリシスの幅を操作上支障ない範囲
に設定することにより、不連続の状態が発生する境目付
近の周波数を探索受信しても、１回不連続動作を起こす
だけで、その後はパルス発生器１０を微調整してもスム
ースな受信ができる。なお上記実施例においては、受信
機の場合について説明したが、この発明は受信機に限ら
れることなくシンセサイザ化された標準信号発生器など
にも実施できるものである。
るＶＣ０６１およびＶＣ０７１の周波数変化を示すもの
で、またＶＣ０７１の特性においてＵはアップ方向の変
化、Ｄはダウン方向の変化を示している。ここで、ＶＣ
０７１の周波数ヒステリシスの幅を操作上支障ない範囲
に設定することにより、不連続の状態が発生する境目付
近の周波数を探索受信しても、１回不連続動作を起こす
だけで、その後はパルス発生器１０を微調整してもスム
ースな受信ができる。なお上記実施例においては、受信
機の場合について説明したが、この発明は受信機に限ら
れることなくシンセサイザ化された標準信号発生器など
にも実施できるものである。
以上説明したようにこの発明によれば、電圧制御発振器
、可変分周器、位相比較器およびループフィル夕を基本
構成としたデジタル形位相同期ループを複数使用し、こ
の周波数設定制御を多段アップダウンカウンタとパルス
発生器の組合せによって行う方式の周波数シンセサィザ
において、位相同期ループに与える多段アップダウンカ
ゥンタからの周波数設定信号に対し、デジタル的にヒス
テリシスを持たせ、多段アップダウンカゥンタの桁が桁
上げ又は桁下げする際に発生するループのステップ応答
による不連続性が常に同じ周波数で発生しないようにし
たので、桁上げまたは桁下げが生じる周波数においても
連続的な周波数制御を行なうことができる周波数シンセ
サィザの周波数設定装置を提供できる。
、可変分周器、位相比較器およびループフィル夕を基本
構成としたデジタル形位相同期ループを複数使用し、こ
の周波数設定制御を多段アップダウンカウンタとパルス
発生器の組合せによって行う方式の周波数シンセサィザ
において、位相同期ループに与える多段アップダウンカ
ゥンタからの周波数設定信号に対し、デジタル的にヒス
テリシスを持たせ、多段アップダウンカゥンタの桁が桁
上げ又は桁下げする際に発生するループのステップ応答
による不連続性が常に同じ周波数で発生しないようにし
たので、桁上げまたは桁下げが生じる周波数においても
連続的な周波数制御を行なうことができる周波数シンセ
サィザの周波数設定装置を提供できる。
第１図は従釆のデジタル形周波数シンセサィザの基本的
な構成を示すブロック図、第２図は受信機の同調装置に
使用された従来のデジタル形周波数シンセサィザの一例
を示すブロック図、第３図は第２図におけるＶＣ０６１
及びＶＣ０７１の多段アップダウンカウンタの計数変化
に対する周波数変化を示す特性図、第４図はこの発明の
一実施例の構成を示すブロック図、第５図は同実施例に
おいてヒステリシス動作をしたときのＶＣ０６１及びＶ
Ｃ０７１の多段アップダウンカウンタの計数変化に対す
る周波数変化を示す特性図、第６図はデジタル形ヒステ
リシス回路を示すブロック図、第７図は同デジタル形ヒ
ステリシス回路の特性図である。 ６・・・・・・第１の位相同期ループ（第１のＰＬＬ）
、７・・・・・・第２の位相同期ループ（第２のＰＬＬ
）、８・…・・基準周波数発生器、９・・・・・・多段
アップダウンカウンタ、１０・・・・・・パルス発生器
、１２・・・・・・ディジタル形ヒステリシス回路。 第１図 第２図 第３図 第５図 第４図 第６図 第７図
な構成を示すブロック図、第２図は受信機の同調装置に
使用された従来のデジタル形周波数シンセサィザの一例
を示すブロック図、第３図は第２図におけるＶＣ０６１
及びＶＣ０７１の多段アップダウンカウンタの計数変化
に対する周波数変化を示す特性図、第４図はこの発明の
一実施例の構成を示すブロック図、第５図は同実施例に
おいてヒステリシス動作をしたときのＶＣ０６１及びＶ
Ｃ０７１の多段アップダウンカウンタの計数変化に対す
る周波数変化を示す特性図、第６図はデジタル形ヒステ
リシス回路を示すブロック図、第７図は同デジタル形ヒ
ステリシス回路の特性図である。 ６・・・・・・第１の位相同期ループ（第１のＰＬＬ）
、７・・・・・・第２の位相同期ループ（第２のＰＬＬ
）、８・…・・基準周波数発生器、９・・・・・・多段
アップダウンカウンタ、１０・・・・・・パルス発生器
、１２・・・・・・ディジタル形ヒステリシス回路。 第１図 第２図 第３図 第５図 第４図 第６図 第７図
Claims (1)
- １ 電圧制御発振器、可変分周器、位相比較器、ループ
フイルタなどを基本構成とするデイジタル形位相同期ル
ープを複数個有し、この位相同期ループの周波数設定制
御をパルス発生器と多段アツプダウンカウンタで成る周
波数制御部からの周波数設定信号により行なう周波数シ
ンセサイザにおいて、上記各位相同期ループと上記周波
数制御部の多段アツプダウンカウンタとの間にデイジタ
ル形ヒステリシス回路を設け、上記多段アツプダウンカ
ウンタから上記位相同期ループに与える周波数設定信号
に対してデイジタル的にヒステリシスを持たせるように
したことを特徴とする周波数シンセサイザの周波数設定
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55024906A JPS6014532B2 (ja) | 1980-02-29 | 1980-02-29 | 周波数シンセサイザの周波数設定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55024906A JPS6014532B2 (ja) | 1980-02-29 | 1980-02-29 | 周波数シンセサイザの周波数設定装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56122240A JPS56122240A (en) | 1981-09-25 |
| JPS6014532B2 true JPS6014532B2 (ja) | 1985-04-13 |
Family
ID=12151215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55024906A Expired JPS6014532B2 (ja) | 1980-02-29 | 1980-02-29 | 周波数シンセサイザの周波数設定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6014532B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59127428A (ja) * | 1983-01-12 | 1984-07-23 | Marantz Japan Inc | スプリアス発生による妨害防止用ｐｌｌ回路 |
| JP2881791B2 (ja) * | 1989-01-13 | 1999-04-12 | ソニー株式会社 | 周波数シンセサイザ |
| KR100498411B1 (ko) * | 1997-10-24 | 2005-12-08 | 삼성전자주식회사 | 주파수동기제어방법및이를수행하는위상동기루프 |
-
1980
- 1980-02-29 JP JP55024906A patent/JPS6014532B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56122240A (en) | 1981-09-25 |
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