JPS60144863A - Rough-coupled multi-processor system - Google Patents
Rough-coupled multi-processor systemInfo
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- JPS60144863A JPS60144863A JP75584A JP75584A JPS60144863A JP S60144863 A JPS60144863 A JP S60144863A JP 75584 A JP75584 A JP 75584A JP 75584 A JP75584 A JP 75584A JP S60144863 A JPS60144863 A JP S60144863A
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- processing
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Abstract
Description
【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は、情報処理システムに関し、特に。[Detailed description of the invention] [Technical field to which the invention pertains] The present invention relates to information processing systems, and particularly to information processing systems.
高い信頼性を有する疎結合マルチプロセッサシステムに
関するものである。The present invention relates to a loosely coupled multiprocessor system with high reliability.
〔従来技術〕 、 従来、この種の高信頼度システムは1例えば。[Prior art] Conventionally, this type of high reliability system has one example.
「梅利毅著: ” No’n7Stop System
の原理”ビジィ・スコミx 二’f V ヨン’81.
Vol−18゜No2. pp、 132〜138J
に見られるように、複数のプロセッサに複数のオペレー
ティングシステム(以下、OSと略称す)を搭載してこ
れらを結合したシステム、所謂、疎結合マルチプロセッ
サシステムを構成して、相1−r、に制御情報をバック
アップし合いながらシステムを運用するものである。こ
のシステムの場合、あるプロセッサ系がダウンしても、
これをバックアンプしていた他のプロセッサ系がジョブ
を引継いでシステムの運用を継続でき、高い信頼度が得
られていた。"Written by Tsuyoshi Umeuri: "No'n7Stop System
The principle of "Busy Scomi x 2'f V Yon'81.
Vol-18°No2. pp, 132-138J
As seen in , a system in which multiple processors are equipped with multiple operating systems (hereinafter referred to as OS) and these are coupled together, a so-called loosely coupled multiprocessor system, is configured, and phase 1-r is configured. The system is operated while backing up control information. In this system, even if one processor system goes down,
Other processors that were backing up this system were able to take over the job and continue operating the system, achieving a high level of reliability.
しかしながら、このシステムの場合、主記憶装置を複数
のプロセッサが独立にそれぞれ別々に保有しているため
、メモリアドレス空間はそれぞれ独立の別学間になって
いた。そのため。However, in the case of this system, each of the plurality of processors independently owns the main memory, so the memory address spaces are each independent and different. Therefore.
制御情報を複数のプロセッサ系間でバンクアップし合う
場合、バックアップする側のプロセッサが介入してバッ
クアップするべき:lr制御情報を受けとり、その後自
己のア]・レス空間に正しく保存する必要かあった。し
たかって、 li’l fill情報のバックアップの
ために各プロセッサか余分の処理をしなげればならず性
能が低下するという欠点かあった。When control information is banked up between multiple processor systems, the processor on the backup side should intervene and back it up: Is it necessary to receive the lr control information and then save it correctly in its own address space? . However, each processor has to perform extra processing to back up the li'l fill information, resulting in a drop in performance.
また、上記欠点を解決するものとして、′I、冒σl昭
58−160,522号明細居に〕15いて、複数台の
ブにξセレノが共有する共有メ七すを(iiiiえ、該
共有メモリ(−は、各ブ[1セツサに対応して制韻11
青幸しか甲1き込まれて、一つの)′ロレノヅーかシス
テトタウンしたとき、他のプロセッサは、共有メモリか
ら制御情報を読取り、該読取った:Ii制御情報を基に
、ダウンしたプロセッサが行っていた処理を引き継ぐよ
うにした処理継続方式が提案されている。しかし、この
方式の場合、共有メモリは1台で、かっバックアップ専
用のメモリであるので、プロセッサか共有メモリへ制御
情報を48込み中に当該プロセッサの系統がダウンする
と、共有メモリの内容は乱されてもはや他のプロセッサ
が制御情報を利111できなくなってしまう。又、その
とき正しい制御情報はダウンしたプロセッサの主記憶装
置に格納〆されているとはいうものの、イ也のブロセノ
ーすは、−1−、g己上記′[・コ装置にアクセスでき
ないので、そのタウンしたフロセッサの処理を継続する
ことができない。In addition, as a solution to the above-mentioned shortcomings, a common method (iii) is proposed to solve the above-mentioned drawbacks. Memory (- means each block [1 setsa] corresponds to the rhyme 11
When Aoyuki is injected into the system and one of the processors goes into system town, the other processors read the control information from the shared memory and, based on the read control information, perform the actions of the downed processor. A processing continuation method has been proposed that takes over the processing that was previously in progress. However, in this method, there is only one shared memory, and it is dedicated to backup, so if the processor system goes down while the control information is being written to the processor or shared memory, the contents of the shared memory will be disturbed. Otherwise, other processors will no longer be able to use the control information. Also, although the correct control information is stored in the main memory of the downed processor, Iya's Brocenose cannot access the above device, so Processing of the towned Flosser cannot be continued.
本発明の目的は、上記従来の欠点を解決し。 The object of the present invention is to solve the above-mentioned conventional drawbacks.
高信頼度の疎結合マルチプロセッサシステムを提供する
ことにある。The object of the present invention is to provide a highly reliable loosely coupled multiprocessor system.
本発明によれば、主記憶装置を複数台のプロセッサがそ
れぞれ個別に保有する疎結合マルチプロセッサシステム
において、前記複数台のプロセッサに前記主記憶装置と
は別の2台の制御情報記す、0装置をそれぞれ共有させ
、各プロセッサは、前記2台の制御情報記憶装置のうち
一方の制御情報記↑、・コ装置(−記″1.ψされてい
る制御情報を最新の状態に更新した後、他方の’+IJ
、制御楯報記1.0装置の制gl!I情報も同一内容に
史新し、あるプロセッサ系が故障発生によりタウンして
処理を1旧所した場合、前記2台の制御情報記・1G装
置のうちいずれか一力にE L < 保存されている制
3[11情報を基に、他のプロセッサ系が前記中断中の
処J甲をi!+:li目it($1’Lするようにした
ことを牛11′改と−j−るj’tI結合マルヂブロセ
ノーレノシステムがどjられる。According to the present invention, in a loosely coupled multiprocessor system in which a plurality of processors each have a main memory, control information for two processors other than the main memory is recorded in the plurality of processors. After updating the control information of one of the two control information storage devices to the latest state, each processor updates the control information of one of the two control information storage devices to the latest state. the other '+IJ
, Control Shield Report 1.0 Device Control gl! I information is also updated with the same content, and if a certain processor system goes down due to a failure and the processing is postponed, E L < is stored in one of the two control information recorders/1G devices. System 3 [11] Based on the information, other processor systems execute the suspended process i! +: Lith it ($1'L) is changed to the cow 11' and -j-ruj'tI combined multi-brosenoreno system is deleted.
次に本発明について図面を参照して1.Y細に説明する
。Next, regarding the present invention, 1. Explain in detail.
第1図を参照すると1本発明による疎結合マルチプロセ
ッサシステムの一実施例か示されているが1本実施例で
は、各2台ずつのプロセッサ101,102.主記憶装
置201,202゜制御情報記憶装置211,212.
チャネル装置411,112.回線制御装置301,3
02゜ディスク制御装置311,312及びテープ制御
装置621,522と、各1台のディスク装置610及
びテープ装置6320とから構成されている。Referring to FIG. 1, an embodiment of a loosely coupled multiprocessor system according to the present invention is shown. In this embodiment, two processors 101, 102, . Main storage device 201, 202° control information storage device 211, 212.
Channel devices 411, 112. Line control device 301, 3
02° It is composed of disk control devices 311, 312, tape control devices 621, 522, and one disk device 610 and one tape device 6320 each.
第2図を参照ずみと1本発明の詳細な説明する為の゛重
文処理の処理フローが示されている。Referring to FIG. 2, there is shown a processing flow of complex text processing to provide a detailed explanation of the present invention.
以下、第1図及び第2図を参照して本発明の動作(二つ
いて説明する。The operation of the present invention will be explained below with reference to FIGS. 1 and 2.
回線401を経由して受信された人力゛小文は。The human text received via line 401 is as follows.
回bJ :It’制御装置301て受(eされ4回線制
御情報が分i’jl[されて必要な電文データのみがチ
ャネル装置111を経て主記憶装置201に格納される
(第2[図10)。プロセッサ101はこの電文データ
をチェックしく第2図11)、その内容から71応する
ファイルを判断しそれを読出ずために、チャオ・ル装置
111にファイル読出しを指示する。チャネル装置11
1はその指示に従いディスク装置310から必要なファ
イルデ−タをディスク制御装置311を経由して読出し
、主記憶装置201に格納する(第2図12)プロセッ
サ101は、前記電文データとファイルデータに基づい
てファイルデータな更新するための更新データを作成す
る(第2図13)。Time bJ: It' is received by the control device 301 (e), and the 4 line control information is divided i'jl[, and only the necessary message data is stored in the main storage device 201 via the channel device 111 (the second [Fig. 10 ).The processor 101 checks this telegram data (FIG. 2, 11), determines the corresponding file from its contents, and instructs the Chao Lu device 111 to read the file in order not to read it. Channel device 11
1 reads necessary file data from the disk device 310 via the disk control device 311 according to the instructions, and stores it in the main storage device 201 (FIG. 2, 12). Based on this, update data for updating file data is created (FIG. 2, 13).
次に、プロセッサ101は、万一のファイル破壊にそな
えて、まず、その更新データを一方の制御情報記憶装置
211にジャーナル情報として居込み(これをジャーナ
ルリング八と呼ぶ)。Next, in preparation for the unlikely event of file destruction, the processor 101 first stores the updated data in one control information storage device 211 as journal information (this is called journal ring 8).
次に他の制御情報記憶装置212に同じ情報を書込んで
制御情報記憶装置211,212の両方の内容を一致さ
せる(第2図14)。次に。Next, the same information is written into the other control information storage device 212 to match the contents of both the control information storage devices 211 and 212 (FIG. 2, 14). next.
プロセッサ101はチャネル装置111にジャーナリン
グを指示し、チャネル装@ 111はその指示に従い前
記更新データをテープ制御装置321を経由してテープ
装置620にジャーナル情報として書込む(これをジャ
ーナリングBと呼ぶ)(第2図15)。The processor 101 instructs the channel device 111 to journal, and the channel device 111 writes the updated data as journal information to the tape device 620 via the tape control device 321 according to the instruction (this is called journaling B). Figure 2 15).
更に、プロセッサ101は更新データをファイルに再込
むためにチャネル装置111にファイル書込みを指示す
る。チャネル装置111はこの指示に従い前記更新デー
タをディスク制御装置511を経由してディスク装置5
10に書込む(第2図16)。Furthermore, processor 101 instructs channel device 111 to write a file in order to re-input the updated data into the file. In accordance with this instruction, the channel device 111 sends the update data to the disk device 5 via the disk controller 511.
10 (FIG. 2, 16).
次に、プロセッサ101は、前記電文の処理を完了した
ことに対応して、一方の制御情報記↑、117.装置2
11の内容を更新するy共に前記ジャーナル情報を消去
し1次に他方の制御情報記?5装置212の内容を更新
して同様にジャーナル情報を消去し、制御情報記憶装置
211,212に格納される両方の制御情報の内容を一
致させる(第2[D17)。ここで、制御情報は9通常
。Next, in response to completing the processing of the message, the processor 101 sends one control information record ↑, 117. Device 2
Update the contents of 11, y, and delete the journal information, and 1, then the other control information record? The contents of the No. 5 device 212 are updated and the journal information is similarly deleted, and the contents of both control information stored in the control information storage devices 211 and 212 are made to match (second [D17). Here, the control information is 9 normal.
リソース管理情報、タスク状態情報、アドレス対応情報
などが含まれる。プロセッサ101は。It includes resource management information, task status information, address correspondence information, etc. The processor 101 is.
制御情報の更新を完了すると9次に出力電文を作成しく
第2図18)、この作成した出力電文を回線制御装置3
01を経由して回線401に送信する(第2図19)。When the update of the control information is completed, an output message is created next (Fig. 2 18), and this created output message is sent to the line control device 3.
01 to line 401 (FIG. 2, 19).
上記動作説明は、故障な(システムが正常に動作してい
る場合の動作について説明したが。The above description of the operation describes the operation when the system is operating normally.
以下、上記処理の実行中にプロセッサ101や主記憶装
置201に故障が発生してプロセッサ101の系統がダ
ウンした場合の動作について説明する。The following describes the operation when a failure occurs in the processor 101 or the main storage device 201 during execution of the above processing and the processor 101 system goes down.
プロセッサ101の系統がダウンすると、このことがプ
ロセッサ102に通知される。プロセッサ102は、こ
の通知を受けると、先ず制御情報記t0装置211の内
容を調べ、この制御情報記憶装置211の内容が乱され
ている場合には1次に:llI御情報記す、・ス装置2
12の内容を調べる。ここで、前述の動作説明で明らか
なように、プロセッサ101は更新データを制御情報記
憶装置gQ211,212に対して同時(二男、込むこ
とはせず9時間的に直列に書込みを行っていたので、プ
ロセッサ101が制御情報の更新中にダウンしたとして
も、制御情報は、制御情報記す、0装置211,212
の中の少なくとも一方に正常に保存されている。このよ
うに、プロセッサ102は、制御情報記憶装置211と
212のプロセッサ101(二対応するエリアを調べ。When the processor 101 system goes down, the processor 102 is notified of this. When the processor 102 receives this notification, it first checks the contents of the control information storage device 211, and if the contents of the control information storage device 211 are disturbed, it writes the control information in the primary device. 2
Check the contents of 12. Here, as is clear from the above explanation of the operation, the processor 101 writes the updated data to the control information storage devices gQ211 and 212 simultaneously (without interfering with each other, but serially for 9 hours). , even if the processor 101 goes down during the update of the control information, the control information will be updated to the 0 devices 211, 212.
is stored normally in at least one of the files. Thus, processor 102 examines the two corresponding areas of control information storage devices 211 and 212.
正しく保存されている方の内容を利用して電文がどの状
態で中断されたかを判断する。The state in which the message was interrupted is determined by using the correctly saved contents.
ジャーナリングA14がまだ完了していなければ電文は
全く最初から処341Bされねばならないので電文の再
送を要求する。また、既に制御情報更新17が完γして
いれば、そのまま処理を続け、出力電文作成18と出力
電文送信19とを行う。If the journaling A14 has not yet been completed, the message must be processed 341B from the beginning, so a retransmission of the message is requested. Furthermore, if the control information update 17 has already been completed, the process continues and output message creation 18 and output message transmission 19 are performed.
プロセッサ102が制御情報を見てジャーナリンクΔ1
4は完rしているが制御情報更新17はまだ完了してい
ないと判断した時は、更にテープ装置320やディスク
装置310の内容を読み、レヤーナリングA14で格納
したジャーナル情報と比較することにより、ジャーナリ
ングB15やファイル更新16の完了、未完了を判断す
る。The processor 102 looks at the control information and executes journal link Δ1.
4 has been completed, but when it is determined that the control information update 17 has not yet been completed, the contents of the tape device 320 and disk device 310 are further read and compared with the journal information stored in layering A14. It is determined whether journaling B15 or file update 16 is completed or not.
プロセッサ102は、このよう(、ニして明確に電文処
理の中断状態を把握できるので、未完了の処理に対して
はジャーナリングΔ14で格納したジャーナル情報を基
に処理を再開し、継続することができる。In this way, the processor 102 can clearly grasp the interrupted state of the message processing, so that it is possible to resume and continue unfinished processing based on the journal information stored in journaling Δ14. can.
以上の説明では、プロセッサ101の系統がダウンした
ものとしたが、プロセッサ102の系統がダウンしても
全く同様にプロセッサ101が処理を再開し、継続でき
ることは明らかである。In the above description, it is assumed that the processor 101 system is down, but it is clear that even if the processor 102 system is down, the processor 101 can resume and continue processing in exactly the same way.
また、プロセッサ系統をフロレノザ101糸とプロセッ
サ102系の2系として説明したか。Also, did I explain that there are two processor systems: the Florenoza 101 system and the Processor 102 system?
ろ系統以上になっても、2台の制御情報記・[・3装置
を全系統のプロセッサにそれぞれ共有させれば、同様に
処理の継続を行えることがてきることも明らかである。It is clear that even if there are more than one system, the processing can be continued in the same way if the two control information registers and three devices are respectively shared by the processors of all systems.
本発明には以]二説明したように、制御清報を格納する
ための111用の制御情報記トコ装置を2台設けること
により、タウンした系統で中断された処理が他の系統で
山開継続できるという効果がある。As explained below, in the present invention, by providing two 111 control information recording devices for storing control information, processing interrupted in a down system can be resumed in another system. The effect is that it can be continued.
以下余白Margin below
第1図は本発明による疎結合マルチプロセッサシステム
の一実施例の構成を示すブロック因。
第2図は本発明の実施例の動作を示すフローチャートで
ある。
101、102・・プロセッサ、111,112・・・
チャネル装置、 201,202 ・主記す、・ユ装置
、 211.212・制御情報記憶装置、 301.3
02 回線制御装置、310・ディスク装置、 311
,312・・・ディスク制御装置、320・・テープ装
置、321,322・・テープ制御装置、401,40
2−回線。
代理人(7127)ブ1−″ イ曵1j2% ’(羊介
−1−2七″゛′+ごFIG. 1 is a block diagram showing the configuration of an embodiment of a loosely coupled multiprocessor system according to the present invention. FIG. 2 is a flowchart showing the operation of the embodiment of the present invention. 101, 102... processor, 111, 112...
Channel device, 201, 202 ・Main description, ・U device, 211.212 ・Control information storage device, 301.3
02 Line control device, 310/disk device, 311
, 312... Disk control device, 320... Tape device, 321, 322... Tape control device, 401, 40
2-Line. Agent (7127) bu1-"Ihik1j2%' (Yosuke -1-27"゛'+go
Claims (1)
々別々に保有される複数台の主記憶装置とを有する疎結
合マルチプロセッサシステムに於いて、前記複数台のプ
ロセッサに各々共有される2台の制御情報記憶装置を含
み、あるプロセッサの系統がダウンして処理を中断した
場合、前記2台の制御情報記憶装置のうちいずれか一方
に正しく保存されている制御情報を基に。 前記あるプロセッサの系統以外のプロセッサの系統が前
記中断された処理を再開継続するようにしたことを特徴
とする疎結合マルチプロセッサシステム。 以下余日[Scope of Claims] 1. In a loosely coupled multiprocessor system having a plurality of processors and a plurality of main storage devices held separately by the plurality of processors, Each includes two control information storage devices that are shared, and if a certain processor system goes down and processing is interrupted, the control information correctly stored in one of the two control information storage devices can be saved. Based on. A loosely coupled multiprocessor system, characterized in that processor systems other than the certain processor system resume and continue the interrupted processing. Remaining days below
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP75584A JPS60144863A (en) | 1984-01-09 | 1984-01-09 | Rough-coupled multi-processor system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP75584A JPS60144863A (en) | 1984-01-09 | 1984-01-09 | Rough-coupled multi-processor system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60144863A true JPS60144863A (en) | 1985-07-31 |
Family
ID=11482505
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP75584A Pending JPS60144863A (en) | 1984-01-09 | 1984-01-09 | Rough-coupled multi-processor system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60144863A (en) |
-
1984
- 1984-01-09 JP JP75584A patent/JPS60144863A/en active Pending
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