JPS60142766A - 記憶制御方式 - Google Patents
記憶制御方式Info
- Publication number
- JPS60142766A JPS60142766A JP24667783A JP24667783A JPS60142766A JP S60142766 A JPS60142766 A JP S60142766A JP 24667783 A JP24667783 A JP 24667783A JP 24667783 A JP24667783 A JP 24667783A JP S60142766 A JPS60142766 A JP S60142766A
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- JP
- Japan
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- area
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/52—Program synchronisation; Mutual exclusion, e.g. by means of semaphores
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は記憶制御方式に係り、特に中央処理装置や入出
力処理装置等、複数のアクセス要求装置が互いに独立し
て主記憶を共有するデータ処理システムにおける記憶制
御方式に関する。
力処理装置等、複数のアクセス要求装置が互いに独立し
て主記憶を共有するデータ処理システムにおける記憶制
御方式に関する。
複数のアクセス要求が主記憶を共有して独立に動作する
システムでは、１つのアクセス要求装置が主記憶の一部
をアクセスしている間、その部分に対する他のアクセス
要求装置からのアクセスを禁止することが必要になる。
システムでは、１つのアクセス要求装置が主記憶の一部
をアクセスしている間、その部分に対する他のアクセス
要求装置からのアクセスを禁止することが必要になる。
これをロックと呼び禁止された主記憶上のエリアをロッ
ク・エリアと呼ぶ。
ク・エリアと呼ぶ。
従来、この主記憶上のエリアをロックする方法として、
アクセス要求装置に主記憶のデータの写しを格納する所
謂キャッシュ・メモリ（バッファメモリ）を具備する場
合、各々のアクセス要求装置が有するキャッシュ・ディ
レクトリ（バッファ・アドレス・アレイ）の各エントリ
対応にロック・ビットを保持し、該ロック・ビットのオ
ン状態によって各エン１−り内のアドレスが示す主記憶
上のエリアをロックする方法が知られている。しかし、
これには次の如き問題点がある。即ち、ロックの単位が
キャッシュに登録されるブロックのサイズに固定されて
しまい、ロックすべきエリアがブロック・サイズより小
さい場合でも、ロックすべきエリアを含む−ブロック全
体にロックをがけ、他アクセス要求装置からのアクセス
を禁止することになる。このため、他アクセス要求装置
で当該ブロック内の本来ロックすべきエリア以外へのア
クセス要求が発生した場合でも、ロックが解除されるま
で該アクセス要求の処理が抑止され、システムのスルー
プットを低下させてしまう。
アクセス要求装置に主記憶のデータの写しを格納する所
謂キャッシュ・メモリ（バッファメモリ）を具備する場
合、各々のアクセス要求装置が有するキャッシュ・ディ
レクトリ（バッファ・アドレス・アレイ）の各エントリ
対応にロック・ビットを保持し、該ロック・ビットのオ
ン状態によって各エン１−り内のアドレスが示す主記憶
上のエリアをロックする方法が知られている。しかし、
これには次の如き問題点がある。即ち、ロックの単位が
キャッシュに登録されるブロックのサイズに固定されて
しまい、ロックすべきエリアがブロック・サイズより小
さい場合でも、ロックすべきエリアを含む−ブロック全
体にロックをがけ、他アクセス要求装置からのアクセス
を禁止することになる。このため、他アクセス要求装置
で当該ブロック内の本来ロックすべきエリア以外へのア
クセス要求が発生した場合でも、ロックが解除されるま
で該アクセス要求の処理が抑止され、システムのスルー
プットを低下させてしまう。
主記憶上のエリアをロックする他の方法として、各アク
セス要求装置内又は記憶制御装置内にロック・アドレス
を保持するレジスタを設ける方法もあるが、この場合で
も、該レジスタにロック・エリアを含む例えば６４バイ
ト・バウンダリーのアドレスが格納され、他アクセス要
求装置の主記憶上へのアクセス要求があるとアクセスす
るエリアを含む６４バイト・バウンダリーのアドレスと
前記レジスタに格納された値とが比較され、当該アクセ
ス・エリアがロックされているが否がを判定するため、
上記キャッシュ・ディレクトリの各エントリにロック・
ビットを保持する方法と同様、３一 本来ロックすべきエリア以外へのアクセスまで禁止され
ることになり、システムのスループットを低下させてし
まう。
セス要求装置内又は記憶制御装置内にロック・アドレス
を保持するレジスタを設ける方法もあるが、この場合で
も、該レジスタにロック・エリアを含む例えば６４バイ
ト・バウンダリーのアドレスが格納され、他アクセス要
求装置の主記憶上へのアクセス要求があるとアクセスす
るエリアを含む６４バイト・バウンダリーのアドレスと
前記レジスタに格納された値とが比較され、当該アクセ
ス・エリアがロックされているが否がを判定するため、
上記キャッシュ・ディレクトリの各エントリにロック・
ビットを保持する方法と同様、３一 本来ロックすべきエリア以外へのアクセスまで禁止され
ることになり、システムのスループットを低下させてし
まう。
本発明の目的は、ロックするエリアのサイズ（例えばバ
イト数）を可変にし、他アクセス要求装置からのアクセ
スを禁止するエリアを必要最小限度に抑えることによっ
て、ロックするシステムのスループットの低下を最小に
する記憶制御方式を提供することにある。
イト数）を可変にし、他アクセス要求装置からのアクセ
スを禁止するエリアを必要最小限度に抑えることによっ
て、ロックするシステムのスループットの低下を最小に
する記憶制御方式を提供することにある。
この発明の特徴とするところは、アクセス要求装置がロ
ックのセット要求を発行する際に、ロック・エリアのア
ドレスと同時に例えばロックすべきエリアのサイズ又は
ロック・エリアの最終アドレスを指定するようにし、当
該ロックがリセットされるまで、ロック・アドレスとロ
ック・エリアのサイズ又はロック・エリアの最終アドレ
スをアクセス要求装置内又は記憶制御装置内に保持して
おいて、他アクセス要求装置から主記憶上のエリアへの
アクセス要求が発生した時に、当該アクセス・エリアが
上記ロック・エリアを含むか否かを判定し、含む場合は
ロックが解除されるまでアクセスを禁止するようにした
ことである。
ックのセット要求を発行する際に、ロック・エリアのア
ドレスと同時に例えばロックすべきエリアのサイズ又は
ロック・エリアの最終アドレスを指定するようにし、当
該ロックがリセットされるまで、ロック・アドレスとロ
ック・エリアのサイズ又はロック・エリアの最終アドレ
スをアクセス要求装置内又は記憶制御装置内に保持して
おいて、他アクセス要求装置から主記憶上のエリアへの
アクセス要求が発生した時に、当該アクセス・エリアが
上記ロック・エリアを含むか否かを判定し、含む場合は
ロックが解除されるまでアクセスを禁止するようにした
ことである。
第１図は本発明の一実施例のシステム構成図である。図
において、１０１は主記憶装置（以下ＭＳと略す）、１
０２は記憶制御装置（以下ＳＣと略す）、１０３，１０
４は中央処理装置や入出力処理装置などのアクセス要求
装置である。記憶制御装置１０２内には、ＭＳ １０１
の一部のデータの写しを格納するキャッシュ・メモリ（
以下ＢＳと略す）１０５、ＢＳに格納されているデータ
のＭＳ上のアドレスを登録するキャッシュ・ディレクト
リ（以下ＢＡＡと略す）１０６、アクセス要求装置１０
３，１０４で発生するリクエストの処理優先順位を決定
するプライオリティ路理部１０７、各アクセス要求装置
１０３，１０４に対応するロック制御部１１１，１２１
等がある。１１２゜１２２は各々アクセス要求装置１０
３，１０４に ９一 対応するロック・アドレス格納用レジスタ（以下ＬＫＡ
と略す）、１１３，１２３は本発明により追加されたロ
ック・エリアのサイズ（バイト数）又はロック・エリア
の最終アドレスを格納するレジスタ（以下ＬＫＲと略す
）である。１１４はアクセス要求装置１０４からの主記
憶上へのアクセス要求エリアがアクセス要求装置１０３
によりロックされていた場合に当該アクセス要求による
ＢＡＡ１０６の検索結果いかんにかかわらず、Ｂ５１０
５、ＭＳ １０１へのアクセスを抑止する信号であり、
１２４も同様にアクセス要求装置１０３からのＢ５ＩＯ
３，ＭＳＩＯＩへのアクセスを抑止する信号である。
において、１０１は主記憶装置（以下ＭＳと略す）、１
０２は記憶制御装置（以下ＳＣと略す）、１０３，１０
４は中央処理装置や入出力処理装置などのアクセス要求
装置である。記憶制御装置１０２内には、ＭＳ １０１
の一部のデータの写しを格納するキャッシュ・メモリ（
以下ＢＳと略す）１０５、ＢＳに格納されているデータ
のＭＳ上のアドレスを登録するキャッシュ・ディレクト
リ（以下ＢＡＡと略す）１０６、アクセス要求装置１０
３，１０４で発生するリクエストの処理優先順位を決定
するプライオリティ路理部１０７、各アクセス要求装置
１０３，１０４に対応するロック制御部１１１，１２１
等がある。１１２゜１２２は各々アクセス要求装置１０
３，１０４に ９一 対応するロック・アドレス格納用レジスタ（以下ＬＫＡ
と略す）、１１３，１２３は本発明により追加されたロ
ック・エリアのサイズ（バイト数）又はロック・エリア
の最終アドレスを格納するレジスタ（以下ＬＫＲと略す
）である。１１４はアクセス要求装置１０４からの主記
憶上へのアクセス要求エリアがアクセス要求装置１０３
によりロックされていた場合に当該アクセス要求による
ＢＡＡ１０６の検索結果いかんにかかわらず、Ｂ５１０
５、ＭＳ １０１へのアクセスを抑止する信号であり、
１２４も同様にアクセス要求装置１０３からのＢ５ＩＯ
３，ＭＳＩＯＩへのアクセスを抑止する信号である。
第２図はアクセス要求装置１０３に対応するロック制御
部１１１の詳細図で、ロック・アドレス格納用レジスタ
（ＬＫＡ）１１２、ロック・エリアのサイズ又はロック
・エリアの最終アドレスを格納する（ＬＫＲ）１１３の
他に、ＯＲ回路２０４゜２０５、ＡＮＤ回路２０６、有
効フラグ・ラッチ２０７、加算器２１１，２１２、比較
回路２１３゜２１４、ＡＮＤ回路２１５がある。アクセ
ス要求袋Ｗ１０４に対応するロック制御部１２１の構成
も同様である。なお、以下の説明では、Ｌ Ｋ Ｒ】１
３にはロック・エリアのサイズ（パイ１〜数）が登録さ
れているとする。
部１１１の詳細図で、ロック・アドレス格納用レジスタ
（ＬＫＡ）１１２、ロック・エリアのサイズ又はロック
・エリアの最終アドレスを格納する（ＬＫＲ）１１３の
他に、ＯＲ回路２０４゜２０５、ＡＮＤ回路２０６、有
効フラグ・ラッチ２０７、加算器２１１，２１２、比較
回路２１３゜２１４、ＡＮＤ回路２１５がある。アクセ
ス要求袋Ｗ１０４に対応するロック制御部１２１の構成
も同様である。なお、以下の説明では、Ｌ Ｋ Ｒ】１
３にはロック・エリアのサイズ（パイ１〜数）が登録さ
れているとする。
アクセス要求装置１０４でＭＳ １０１上のエリアへの
アクセス要求が発生し、プライオリティ論理部１０７で
選択されると、当該アクセス・エリアがアクセス要求装
置１０３によりロックされているか否かを判定するため
、ロック制御部１１１を参照する。すなわち、ロック制
御部１１１に対して、当該アクセス・エリアの先頭アド
レスがアドレス線２０９を介し、当該アクセス要求のデ
ータ幅（バイト数）がデータ線２１０を介し入力され、
加算器２１２により加算される。この加算結果を以下ア
クセス・エリア終了アドレスと呼ぶ。
アクセス要求が発生し、プライオリティ論理部１０７で
選択されると、当該アクセス・エリアがアクセス要求装
置１０３によりロックされているか否かを判定するため
、ロック制御部１１１を参照する。すなわち、ロック制
御部１１１に対して、当該アクセス・エリアの先頭アド
レスがアドレス線２０９を介し、当該アクセス要求のデ
ータ幅（バイト数）がデータ線２１０を介し入力され、
加算器２１２により加算される。この加算結果を以下ア
クセス・エリア終了アドレスと呼ぶ。
一方、ＬＫＡ１１２の出力とＬＫＲ１１３の出力が加算
器２１１により加算される。この加算結果を以下ロック
・エリア終了アドレスと呼ぶ。
器２１１により加算される。この加算結果を以下ロック
・エリア終了アドレスと呼ぶ。
アクセス・エリアがロックされている場合、下７−
記（ｉ）、（１１）の両方が成立する。
い） ロック・エリア終了アドレスがアクセス・エリア
より大きい。
より大きい。
（１１） アクセス・エリア終了アドレスがロック・ア
ドレスより大きい。
ドレスより大きい。
上記（１）を判定するため、加算器２１１より得られた
ロック・エリア終了アドレスが比較回路２１３のａ側に
入力され、アクセス・エリアのアドレスがｂ側に入力さ
れる６又、（ｉｉ）を判定するため、加算器２１２より
得られたアクセス・エリア終了アドレスが比較回路２１
４のＣ側に入力され、ロックアドレスがｄ側に入力され
る。比較回路２１３，２１４は各々ａ＞ｂ、ｃ＞ｄのと
き真理値１１１１１を出力する。比較回路２１３，２１
４の出力がいずれも“１″で、しかもＬＫＡ１２２．Ｌ
ＫＲ１２３の有効性を示す有効フラグ・ラッチ２０７が
ＩＩ Ｉ Ｈｌならば、アクセス要求装置１０４からの
当該アクセス要求エリアはアクセス要求装置１０３によ
ってロックされており、ＡＮＤ回路２１５の出力信号１
１４がｒＬ Ｉ ＩＩとなって当該アク８− セス要求によるＢ５１０５又はＭＳ Ｌ Ｏ１へのアク
セスを禁止する６ 一方、ロックされていない場合、Ｂ５１０５、ＭＳ １
０１へのアクセスが有効となり、ＢＡＡ１０６での検索
結果、アクセス・アドレスがＢＡＡ１０６に登録されて
いれば、Ｂ５１０５から目的のデータを読出し、ＢＡＡ
１０６に登録されていなければ、ＭＳ １０１からＢ５
１０５へブロック転送を行い、目的のデータを読出す。
ロック・エリア終了アドレスが比較回路２１３のａ側に
入力され、アクセス・エリアのアドレスがｂ側に入力さ
れる６又、（ｉｉ）を判定するため、加算器２１２より
得られたアクセス・エリア終了アドレスが比較回路２１
４のＣ側に入力され、ロックアドレスがｄ側に入力され
る。比較回路２１３，２１４は各々ａ＞ｂ、ｃ＞ｄのと
き真理値１１１１１を出力する。比較回路２１３，２１
４の出力がいずれも“１″で、しかもＬＫＡ１２２．Ｌ
ＫＲ１２３の有効性を示す有効フラグ・ラッチ２０７が
ＩＩ Ｉ Ｈｌならば、アクセス要求装置１０４からの
当該アクセス要求エリアはアクセス要求装置１０３によ
ってロックされており、ＡＮＤ回路２１５の出力信号１
１４がｒＬ Ｉ ＩＩとなって当該アク８− セス要求によるＢ５１０５又はＭＳ Ｌ Ｏ１へのアク
セスを禁止する６ 一方、ロックされていない場合、Ｂ５１０５、ＭＳ １
０１へのアクセスが有効となり、ＢＡＡ１０６での検索
結果、アクセス・アドレスがＢＡＡ１０６に登録されて
いれば、Ｂ５１０５から目的のデータを読出し、ＢＡＡ
１０６に登録されていなければ、ＭＳ １０１からＢ５
１０５へブロック転送を行い、目的のデータを読出す。
これらの動作は周知であるので、これ以上の説明は省略
する。
する。
次に、第２図におけるＬＫＡ１１２、ＬＫＲ１１３及び
有効性フラグ・ラッチ２０７のセット／リセットについ
て説明する。
有効性フラグ・ラッチ２０７のセット／リセットについ
て説明する。
アクセス要求装置１０３でロック要求が発生し、プライ
オリティ論理部１０７で選択されると、アクセス要求装
置１０３に対応したロック制御部１１１に対してロック
のセット信号が制御線２０３より、ロック・アドレスが
アドレス線２０９より（本実施例では、アクセス要求装
置１０３からのロック・アドレスとアクセス要求装置１
０４からのアクセス・エリアのアドレスを共通のアドレ
ス線２０９を使用するものとしている）、ロック・エリ
アのサイズがデータ線２０８より入力される。
オリティ論理部１０７で選択されると、アクセス要求装
置１０３に対応したロック制御部１１１に対してロック
のセット信号が制御線２０３より、ロック・アドレスが
アドレス線２０９より（本実施例では、アクセス要求装
置１０３からのロック・アドレスとアクセス要求装置１
０４からのアクセス・エリアのアドレスを共通のアドレ
ス線２０９を使用するものとしている）、ロック・エリ
アのサイズがデータ線２０８より入力される。
制御線２０３のロックのセット信号は、制御線２０２よ
り入力されるアクセス要求装置１０３の制御系論理のリ
セット（コントロール・リセット）信号がｔＬ Ｏ１１
の場合、ＡＮＤ回路２０６を介し有効フラグを格納する
ラッチ２０７にデータ入力になり、ＯＲ回路２０５を介
し該ラッチのセット信号を′１″として、有効フラグを
セットする。同時に、制御線２０３のロック・セット信
号でＬＫＡ１１２、ＬＫＲＬ１３にロック・アドレスと
ロック・サイズデータを格納する。
り入力されるアクセス要求装置１０３の制御系論理のリ
セット（コントロール・リセット）信号がｔＬ Ｏ１１
の場合、ＡＮＤ回路２０６を介し有効フラグを格納する
ラッチ２０７にデータ入力になり、ＯＲ回路２０５を介
し該ラッチのセット信号を′１″として、有効フラグを
セットする。同時に、制御線２０３のロック・セット信
号でＬＫＡ１１２、ＬＫＲＬ１３にロック・アドレスと
ロック・サイズデータを格納する。
アクセス要求装置１０３でロックのリセット要求が発生
し、プライオリティ論理部１０７で選択されると、ロッ
ク制御部１１１に対しロックのリセット信号が制御線２
０１を介し入力される。この時、制御線２０３を介し入
力されるロックのセット信号はａ Ｏｒｒとなっている
からＡＮＤ回路２０６の出力はＨＯＩＩであり、リセッ
ト信号がＯＲ回路２０４，２０５を介しラッチ２０７に
与えられると、該有効フラグ・ラッチ１０７がＩＩ Ｏ
１１にリセットされる。アクセス要求装置１０３のコン
トロール・リセット信号がＩＩ Ｉ ＩＩとなった場合
、ロック制御部１１１へは制御線２０２を介し該信号が
入力され、上記と同様に有効フラグ・ラッチ１０７をリ
セットする。
し、プライオリティ論理部１０７で選択されると、ロッ
ク制御部１１１に対しロックのリセット信号が制御線２
０１を介し入力される。この時、制御線２０３を介し入
力されるロックのセット信号はａ Ｏｒｒとなっている
からＡＮＤ回路２０６の出力はＨＯＩＩであり、リセッ
ト信号がＯＲ回路２０４，２０５を介しラッチ２０７に
与えられると、該有効フラグ・ラッチ１０７がＩＩ Ｏ
１１にリセットされる。アクセス要求装置１０３のコン
トロール・リセット信号がＩＩ Ｉ ＩＩとなった場合
、ロック制御部１１１へは制御線２０２を介し該信号が
入力され、上記と同様に有効フラグ・ラッチ１０７をリ
セットする。
本実施例ではロックをセットする時に、アクセス要求装
置からロック・サイズを指定する場合について説明した
が、ロックの最終アドレスを指定する場合も、同様の制
御を行う。すなわち、ロックの最終アドレスを指定する
場合は、第２図においてＬＫＲＩ １３に当該アドレス
が格納され、ＬＫＲ１１３の出力値＋１が比較回路２１
３のａ側に入力される。上記以外については、ロック・
サイズを指定する場合と全く同様である。
置からロック・サイズを指定する場合について説明した
が、ロックの最終アドレスを指定する場合も、同様の制
御を行う。すなわち、ロックの最終アドレスを指定する
場合は、第２図においてＬＫＲＩ １３に当該アドレス
が格納され、ＬＫＲ１１３の出力値＋１が比較回路２１
３のａ側に入力される。上記以外については、ロック・
サイズを指定する場合と全く同様である。
又、ロック単位を可変にする方法として、ロックアドレ
スを保持するレジスタをもった場合、スキャンにより書
替え可能なレジスタをもち、該し １１− ジスタの指定により、８バイト・バウンダリー（ダブル
・ワード・アドレス）、６４バイト・バウンダリーのロ
ック・アドレスとアクセス・アドレスを比較させること
によってもロック単位を可変にできる。
スを保持するレジスタをもった場合、スキャンにより書
替え可能なレジスタをもち、該し １１− ジスタの指定により、８バイト・バウンダリー（ダブル
・ワード・アドレス）、６４バイト・バウンダリーのロ
ック・アドレスとアクセス・アドレスを比較させること
によってもロック単位を可変にできる。
本発明によれば、あるアクセス要求装置によりロックさ
れるエリアのサイズを該アクセス要求装置からの指示に
より可変になり、他アクセス要求装置に対してアクセス
を禁止するエリアを必要最小限に抑えることができるの
で、ロックによるシステムのスループット低下を最小に
できる。
れるエリアのサイズを該アクセス要求装置からの指示に
より可変になり、他アクセス要求装置に対してアクセス
を禁止するエリアを必要最小限に抑えることができるの
で、ロックによるシステムのスループット低下を最小に
できる。
第１図は本発明の一実施例のシステム構成図、第２図は
第１図におけるロック制御部の詳細図である。 ■・・・主記憶装置、１０２・・・記憶制御装置、１０
３．１０４・・・アクセス要求装置、１１１．１２１・
・・ロック制御部、 １１２．１２２・・・ロック・アドレス格納用レジ １
９− スタ、１１３，１２３・・・ロック・エリア・サイズ格
納レジスタ、 ２０７・・・有効フラグ・ラッチ、 ２
１１，２１２・・・加算器、 ２１３゜２１４・・・比
較回路
第１図におけるロック制御部の詳細図である。 ■・・・主記憶装置、１０２・・・記憶制御装置、１０
３．１０４・・・アクセス要求装置、１１１．１２１・
・・ロック制御部、 １１２．１２２・・・ロック・アドレス格納用レジ １
９− スタ、１１３，１２３・・・ロック・エリア・サイズ格
納レジスタ、 ２０７・・・有効フラグ・ラッチ、 ２
１１，２１２・・・加算器、 ２１３゜２１４・・・比
較回路
Claims (1)
- （１）複数のアクセス要求装置が主記憶を共有し、ある
アクセス要求装置が主記憶をアクセスしている間、該エ
リアに対する他のアクセス要求装置からのアクセスを禁
止する機能を有するデータ処理装置において、前記禁止
するエリアのアドレスとその長さを示すデータを保持し
、アクセス要求装置からアクセス要求が発生した時、前
記保持されているアドレスと長さを示すデータにより該
アクセス要求を許可するかどうかを判定することを特徴
とする記憶制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24667783A JPS60142766A (ja) | 1983-12-29 | 1983-12-29 | 記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24667783A JPS60142766A (ja) | 1983-12-29 | 1983-12-29 | 記憶制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60142766A true JPS60142766A (ja) | 1985-07-27 |
Family
ID=17151970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24667783A Pending JPS60142766A (ja) | 1983-12-29 | 1983-12-29 | 記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60142766A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5251318A (en) * | 1988-09-02 | 1993-10-05 | Hitachi, Ltd. | Multiprocessing system comparing information copied from extended storage before and after processing for serializing access to shared resource |
| JP2015127924A (ja) * | 2013-12-27 | 2015-07-09 | 富士通株式会社 | アクセス制御プログラム、制御装置およびアクセス制御方法 |
-
1983
- 1983-12-29 JP JP24667783A patent/JPS60142766A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5251318A (en) * | 1988-09-02 | 1993-10-05 | Hitachi, Ltd. | Multiprocessing system comparing information copied from extended storage before and after processing for serializing access to shared resource |
| JP2015127924A (ja) * | 2013-12-27 | 2015-07-09 | 富士通株式会社 | アクセス制御プログラム、制御装置およびアクセス制御方法 |
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