JPS60137109A - Differential amplifier circuit including bipolar transistor and mos transistor together - Google Patents
Differential amplifier circuit including bipolar transistor and mos transistor togetherInfo
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- JPS60137109A JPS60137109A JP24971183A JP24971183A JPS60137109A JP S60137109 A JPS60137109 A JP S60137109A JP 24971183 A JP24971183 A JP 24971183A JP 24971183 A JP24971183 A JP 24971183A JP S60137109 A JPS60137109 A JP S60137109A
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Abstract
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は差動増幅回路に係り、特にバイポーラトランジ
スタとMOSトランジスタとが混在する差動増幅回路に
関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a differential amplifier circuit, and particularly to a differential amplifier circuit in which bipolar transistors and MOS transistors are mixed.
バイポーラトランジスタ1を差動対とする一般的な差動
増幅回路を第1図に示す。2は負荷抵抗、3は定電流源
を示す。端子A、Bは入力端子、Cは差動出力端子であ
る。負荷抵抗2を流れる電流Ic1+ Icz は次の
様に表わすことができる。FIG. 1 shows a general differential amplifier circuit using bipolar transistors 1 as a differential pair. 2 is a load resistance, and 3 is a constant current source. Terminals A and B are input terminals, and C is a differential output terminal. The current Ic1+Icz flowing through the load resistor 2 can be expressed as follows.
ただしα:パイボーラトランジスタ10ベース接地電流
増幅率、llCl :電流源3を流れる電流、q:電荷
素置、k:ボルツマン定数、T:絶対温度、Vl:端子
A、Bに入力する信号の電位差でるる。このとき出力端
Cには
Veut=’R(let Icz) ・・”・”・・・
・・(3)で表わされる出力信号が得られる。where α: base common current amplification factor of the pievora transistor 10, llCl: current flowing through the current source 3, q: charge element, k: Boltzmann constant, T: absolute temperature, Vl: potential difference between signals input to terminals A and B. Out. At this time, Veut = 'R (let Icz) at the output terminal C..."...
...The output signal expressed by (3) is obtained.
上述した差動増幅器を半導体集積回路で構成する場合、
負荷抵抗2は第2図で示す様なMOSトランジスタ4で
置き換える場合が多い。端子り。When the above-mentioned differential amplifier is configured with a semiconductor integrated circuit,
The load resistor 2 is often replaced with a MOS transistor 4 as shown in FIG. Terminal.
Eは、MOSトランジスタ4が2MO8の場合には接地
電位GNDに、0MO8の場合には電源電位VCCに固
定される。MOS)ランジスタはコンダクタンスgmが
比較的小さいため、小さな面積で負荷抵抗を形成でき、
集積度の点で有利である。E is fixed to the ground potential GND when the MOS transistor 4 is 2MO8, and to the power supply potential VCC when the MOS transistor 4 is 0MO8. MOS) transistors have a relatively small conductance gm, so they can form a load resistance in a small area.
It is advantageous in terms of integration.
また定電流源3は実際の集積回路中では第2図の5で示
す様にMOSトランジスタあるいはバイボーラトラ−ン
ジスタで構成される。このとき端子Fには所定の電圧が
印加され、バイアス電流Iamが流れる。ここで負荷抵
抗は第1導電型のMOSトランジスタ4であるとする。Further, in an actual integrated circuit, the constant current source 3 is composed of a MOS transistor or a bibolar transistor as shown by 5 in FIG. At this time, a predetermined voltage is applied to the terminal F, and a bias current Iam flows. Here, it is assumed that the load resistance is the MOS transistor 4 of the first conductivity type.
MO’S)ランジスタ4は非飽和領域で動作しているた
めオン抵抗R,14は次の様になる。MO'S) Since the transistor 4 operates in a non-saturated region, the on-resistance R,14 is as follows.
・・・・・・・・・(4)
β04”μR4Cax
ここでμR4:表面移動度、C6エ:単位面積当りのゲ
ート拝呈、W4 :チャネル幅、L4 :チャネル長、
Vog4 :ブート−ソース間TK圧、y、h、 二第
1の導電型のMOSトランジスタのしきい電圧で′ あ
る。′電流源となる第2の導電型のMOS)ランジスタ
5は飽和領域で動作しているとするとバイアス電流I+
ezは
β。、=μ85C@つ
となる。・・・・・・・・・(4) β04”μR4Cax where μR4: surface mobility, C6e: gate distribution per unit area, W4: channel width, L4: channel length,
Vog4: Boot-source TK voltage, y, h, 2, is the threshold voltage of the MOS transistor of the first conductivity type. 'If the transistor 5 (a MOS transistor of the second conductivity type serving as a current source) operates in the saturation region, the bias current I+
ez is β. ,=μ85C@one.
た7どしμe5:表面移動度、W5 :チャネル扁、L
6 =チャネル長、VQII6:ゲート・ソース間電圧
、Vthz :第2の導電型のMOS)ランジスタのし
きい電圧である。μe5: surface mobility, W5: channel width, L
6 = channel length, VQII6: gate-source voltage, Vthz: threshold voltage of the second conductivity type MOS transistor.
(1)〜(5)式より第2図の回路の入力信号V+=と
出力信号V’Wt との関係は、
Vast = R1111(Ic1IC2)10
−
・・・・・・・・・・・・(6)
となる。From equations (1) to (5), the relationship between the input signal V+= and the output signal V'Wt of the circuit in FIG. 2 is as follows: Vast = R1111 (Ic1IC2)10 - (6) becomes.
(6)式かられかる様に第2図に示す回路の増幅率はし
きイ車圧Vtht 、 Vtbz 、fヤ4に寸法W、
Lに依存していることがわかる。したがってしきいT
に圧やチャネル寸法が変動すると、差動増幅特性は変化
する。As can be seen from equation (6), the amplification factor of the circuit shown in FIG.
It can be seen that it depends on L. Therefore, the threshold T
As the pressure and channel dimensions vary, the differential amplification characteristics change.
例えば第1導電型のMOS)ランジスタ4のしきい電圧
VfB の絶対値が低下すると、式(4)に従つてMO
S)ランジスタ4のオン抵抗Re++4 は低下する。For example, when the absolute value of the threshold voltage VfB of the first conductivity type MOS transistor 4 decreases, the MO
S) On-resistance Re++4 of transistor 4 decreases.
一方それぞれのMOS)ランジスタ4に流れる゛電流は
式(1)(2)(5)で表わされるように第1導亀型の
MO8I−ランジスタのしきい電圧Vthl には依存
しておらず、しきい電圧V*hx が変化してもM、O
8)ランジスタ4を流れる電流に変化はない。このため
出力端Cでの出力信号V。t の振幅は第1導電型のM
OS)ランジスタ4のva+1 の絶対値が下がると低
下してしまう。On the other hand, the current flowing through each MOS transistor 4 does not depend on the threshold voltage Vthl of the first conductive type MO8I transistor, as expressed by equations (1), (2), and (5). Even if the threshold voltage V*hx changes, M, O
8) There is no change in the current flowing through transistor 4. Therefore, the output signal V at the output terminal C. The amplitude of t is M of the first conductivity type.
OS) When the absolute value of va+1 of transistor 4 decreases, it decreases.
また、第2の導電型のMOSトランジスタ5のしきい電
圧V*h2 の絶対値が低下した場合を考えると、(5
)式によりてIxzが増加し、MOS)ランジスタ4を
流れる電流Icl、 Ic2が増加する。Furthermore, considering the case where the absolute value of the threshold voltage V*h2 of the second conductivity type MOS transistor 5 decreases, (5
), Ixz increases, and the currents Icl and Ic2 flowing through the MOS transistor 4 increase.
MOSトランジスタ4のオン抵抗R@IIはVthz
に依存しないため、Vthz が変化してもオン抵抗R
e++は変化しない。したがって出力振幅V+は最初の
設計値からはずれて大きくなる。On-resistance R@II of MOS transistor 4 is Vthz
Because it does not depend on R, even if Vthz changes, the on-resistance R
e++ remains unchanged. Therefore, the output amplitude V+ deviates from the initial design value and increases.
しきい電圧やチャネル寸法は素子製造上の条件の変動に
よっである程度のばらつきをともなう。The threshold voltage and channel dimensions are subject to some degree of variation due to variations in device manufacturing conditions.
この様なパラメータのばらつきに対して差動増幅特性の
変化が少なくなるような回路構成が必要とされていた。There is a need for a circuit configuration that reduces changes in differential amplification characteristics due to variations in such parameters.
本発明の目的は製造上のばらつきによってMOSトラン
ジスタのしきい値電圧、チャネル寸法等が変動しても、
差動増幅特性に変化の少ないバイポーラトランジスタと
MOS)ランジスタとが混在する差動増幅回路を提供す
ることにある。The purpose of the present invention is to maintain the same performance even when the threshold voltage, channel dimensions, etc. of a MOS transistor vary due to manufacturing variations.
It is an object of the present invention to provide a differential amplifier circuit in which bipolar transistors and MOS transistors coexist and whose differential amplification characteristics do not change much.
上記目的を達成する本発明の特徴とするところは、バイ
ポーラトランジスタで構成する差動対、一方の主端子が
バイポーラトランジスタの一方の主端子に接続される第
1の第1導電型MO8)ランジスタで構成する差動対の
負荷抵抗、一方の主端子がバイポーラトランジスタの他
方の主端子に接続される第1の半導体素子で構成する定
電流源、ソース及びドレインが第1の半導体素子の制御
端子及び電源電位にそれぞれ接続される第2の第1導電
型MO8)ランジスタ、一方め主端子及び他方の主端子
が第1の半導体素子の制御端子及び接地電位にそれぞれ
接続される第2の半導体素子を具備することにある。The present invention, which achieves the above object, is characterized by a differential pair constituted by bipolar transistors, and a first conductivity type MO8) transistor whose one main terminal is connected to one main terminal of the bipolar transistor. a load resistor of a differential pair, a constant current source composed of a first semiconductor element whose one main terminal is connected to the other main terminal of the bipolar transistor, a source and a drain of which are connected to a control terminal of the first semiconductor element, a second first conductivity type MO8) transistor connected to a power supply potential, a second semiconductor element whose one main terminal and the other main terminal are respectively connected to a control terminal of the first semiconductor element and a ground potential; It is to be equipped.
本発明の好ましい実施態様に於いては、第1及び第2の
半導体素子が第2導電型MO8)ランジスタであるか、
または、差動対を構成するバイポーラトランジスタと同
一導電型のバイポーラトランジスタである。In a preferred embodiment of the present invention, the first and second semiconductor elements are second conductivity type MO8) transistors, or
Alternatively, it is a bipolar transistor of the same conductivity type as the bipolar transistors forming the differential pair.
本発明による差動増幅回路の一実施例を第3図(a)、
(b)に示す。バイポーラトランジスタの差動対1、
負荷抵抗となる第1の導電型のMOS)ランジスタフ4
、バイアス電流を規定する定電流源となる第2の導電型
のMOSトランジスタ5によシ差動増幅段が構成されて
いる。第2の導電型のMOS)ランジスタ5をバイアス
する電圧源は、MOS)ランジスタ4と同じ第1導電型
のMOSトランジスタ6と、MOSトランジスタ5と同
じ第2導電型のMOS)ランジスタフによって構成され
る。MOSトランジスタ6のソース及びドレインはMO
S)ランジスタ5のゲート及び電源電位VCCにそれぞ
れ接続され、MOS)ランジスタフのソース及びドレイ
ンはトランジスタ5のゲート及び接地電位GNDにそれ
ぞれ接続される。An embodiment of the differential amplifier circuit according to the present invention is shown in FIG.
Shown in (b). Bipolar transistor differential pair 1,
MOS of the first conductivity type serving as a load resistance) Langistav 4
A differential amplification stage is constituted by a second conductivity type MOS transistor 5 serving as a constant current source that defines a bias current. The voltage source for biasing the second conductivity type MOS transistor 5 is composed of a first conductivity type MOS transistor 6 which is the same as the MOS transistor 4, and a second conductivity type MOS transistor 6 which is the same as the MOS transistor 5. . The source and drain of the MOS transistor 6 are MO
S) The gate of the transistor 5 is connected to the power supply potential VCC, and the source and drain of the MOS transistor 5 are connected to the gate of the transistor 5 and the ground potential GND, respectively.
ここで第1導屯型がp型の場計、端子り、E。Here, if the first conductive type is p type, the terminal type is E.
Gは接地電位GNDとし、n型の場合には電源電位VC
Cとする。ここで第2導電型がn型の場合には7、p型
の場合には第3図(b)の7′に示す様にドレインDと
ソースSとを結線する。G is the ground potential GND, and in the case of n-type, the power supply potential VC
Let it be C. Here, the drain D and the source S are connected as shown at 7 when the second conductivity type is n type, and as shown at 7' in FIG. 3(b) when the second conductivity type is p type.
第3図(a)の様な構成をとると、第1導′亀型MOS
トランジスタ4のしきい電圧Vthx s第24電型M
O8)ランジスタ5のしきい電圧■th2、の変動に対
して特性の変化の少ない差動増幅器が実現できる。When the configuration shown in Fig. 3(a) is adopted, the first conductor's turtle-shaped MOS
Threshold voltage of transistor 4 Vthx s 24th voltage type M
O8) A differential amplifier whose characteristics change little with respect to fluctuations in the threshold voltage th2 of the transistor 5 can be realized.
本実施例の特徴はMOS)ランジスタロおよび7によっ
て構成される電圧源が、”MOS)ランジスタ4.5の
しきい電圧V*ht 、 Vsh2のばらつきによる差
動増幅特性の変動を補償するように第3図(a)のF点
の電位VFを設定することを特徴としている。The feature of this embodiment is that the voltage source constituted by the MOS transistor 4.5 and the voltage source 7 is designed to compensate for fluctuations in the differential amplification characteristics due to variations in the threshold voltages V*ht and Vsh2 of the MOS transistor 4.5. The feature is that the potential VF at point F in FIG. 3(a) is set.
すなわちMOSトランジスタ6は非飽和領域、7は飽和
領域で動作している。このときMOS)う・ンジスタ7
のオン抵抗R,17は、とな、9、MOS)ランジスタ
ロ、7に流れる電流Iaは
となる。ここでIa:MOS)ランジスタロおよび7に
流れる電流である。MOS)ランジスタロをpMO8,
MOS)ランジスタフを0MO8とした場合、F点の電
位をVFとすると(7)、 (8)式よシ、
V F = Vcc Ia R,、・・・・・・・・・
・−・α◇の関係が成り立つ。That is, MOS transistor 6 operates in a non-saturated region, and MOS transistor 7 operates in a saturated region. At this time MOS)
The on-resistance R, 17 is 9, and the current Ia flowing through the MOS transistor 7 is as follows. Here, Ia: MOS) is the current flowing through the transistor and 7. MOS) Ranjistaro pMO8,
When the MOS) Langistav is set to 0MO8, and the potential at point F is set to VF, then according to equations (7) and (8), V F = Vcc Ia R, . . .
・−・α◇ holds true.
MOS)ランジスタロおよび7の動作特性を第3図(C
)に示す。ここでMOS)ランジスタロの動作特性は傾
き1/R0言R,。は(9)式)の実線30で表わされ
る。MOS)ランジスタフの動作特性は切代によシ実線
31で示す様な2次曲線となる。Figure 3 (C
). Here, the operating characteristic of MOS) is the slope 1/R0. is represented by the solid line 30 in equation (9). The operating characteristics of the Langistav (MOS) are a quadratic curve as shown by the solid line 31 depending on the cutting distance.
このときF点の電位Vrは実線30と実線31との交点
34に対応する値をとる。At this time, the potential Vr at point F takes a value corresponding to the intersection 34 of the solid lines 30 and 31.
今MOSトランジスタ6のしきい電圧V t h 1
の絶対値が大きくなると、動作特性曲線は実線30から
破線32の様になシ、実線31との動作点は34から3
5へ移動しVFは減少する。MOS)ランジスタフのし
きい電圧Vth2の絶対値が大きくなると、動作特性曲
線は実線31から破線33の様になり実線30との動作
点は36に移動してVFは増加することがわかる。Now the threshold voltage of MOS transistor 6 V t h 1
As the absolute value of increases, the operating characteristic curve changes from solid line 30 to broken line 32, and the operating point with solid line 31 changes from 34 to 3.
Move to 5 and VF decreases. It can be seen that when the absolute value of the threshold voltage Vth2 of the Ranjistaf (MOS) increases, the operating characteristic curve changes from the solid line 31 to a broken line 33, the operating point with the solid line 30 moves to 36, and VF increases.
例えば第1導電型のMOS)ランジスタ4のしきい電圧
Vtb1 の絶対値が増加した場合の差動増幅器の特性
を考えてみる。式(4)に従ってMOS)ランジスタ4
のオン抵抗R0,4は増加する。ここでMOS)ランジ
スタ4に流れる電流に変化がないとすれば前述したとお
シ、出力の振幅Va++t は増大してしまう。ところ
が第3図(a)の様な電源回路をもつ差動増幅回路では
MOS)ランジスタロのしきい電圧Vth1 の絶対値
が増加するとVFすなわちVosBが減少するため、(
5)式によってバイアス電流Immが減少し、その結果
出力端子における出力振幅の増大は抑えられる。For example, consider the characteristics of a differential amplifier when the absolute value of the threshold voltage Vtb1 of the first conductivity type MOS transistor 4 increases. MOS) transistor 4 according to equation (4)
The on-resistance R0,4 of increases. Here, if there is no change in the current flowing through the MOS transistor 4, the output amplitude Va++t will increase as described above. However, in a differential amplifier circuit with a power supply circuit as shown in Fig. 3(a), as the absolute value of the threshold voltage Vth1 of the MOS transistor increases, VF, that is, VosB decreases.
According to equation 5), the bias current Imm is reduced, and as a result, the increase in the output amplitude at the output terminal is suppressed.
次にMOS)ランジスタ5のしきい電圧Vthzの絶対
値が増加する場合を考える。Vyが一定であると、(5
)式よ、9M0Sトランジスタ5のしきい電圧Vi2
の増加に伴ってIzmが減少し、出力振幅が減少する。Next, consider a case where the absolute value of the threshold voltage Vthz of the MOS transistor 5 increases. When Vy is constant, (5
) formula, threshold voltage Vi2 of 9M0S transistor 5
As Izm increases, Izm decreases, and the output amplitude decreases.
しかし第3図(a)の構成では、先述の様にMOS)ラ
ンジスタフのしきい電圧Vtb2の絶対値が増加すると
VFが増加するだめ、l1llの減少は抑制され、出力
振幅の減少を抑えることができる。However, in the configuration of FIG. 3(a), as mentioned earlier, when the absolute value of the threshold voltage Vtb2 of the MOS Langistav increases, VF increases, so the decrease in l1ll is suppressed, and the decrease in the output amplitude cannot be suppressed. can.
またこの構成は第1導屯型のMOS)ランジスタ4.6
と第2導亀型のMOS)ランジスタ5゜7との間にチャ
ネル寸法の変動量の差が生じた場合でもこれに伴う差動
増幅特性の変動を補償することができる。Also, this configuration is a first conduction type MOS) transistor 4.6
Even if there is a difference in the amount of variation in channel dimensions between the transistor 5.7 and the second turtle-type MOS transistor 5.7, the accompanying variation in differential amplification characteristics can be compensated for.
第1導逝型のMOS)ランジスタ4.6のチャネル幅w
4..W、が第2導成型のMOS)ランジスタ5,7の
チャネル幅wII、 W、に比べて、素子製造工程にお
いてよシ大きく減少したと仮定する。この場合(4)式
によ#)MOS)ランジスタ4のオン抵抗比。、4は増
加するが、(7)〜aυ式によシVFが減少して1.4
が小さくなり、結局出力振幅は一定に保たれる。Channel width of transistor 4.6 (first conduction type MOS)
4. .. It is assumed that W is significantly reduced in the device manufacturing process compared to the channel width wII, W of the second conductive MOS transistors 5 and 7. In this case, the on-resistance ratio of transistor 4 is given by equation (4). , 4 increases, but VF decreases by equation (7) ~ aυ and becomes 1.4
becomes small, and the output amplitude is eventually kept constant.
本発明の他の実施例を第4図によシ説明する。Another embodiment of the present invention will be explained with reference to FIG.
第4図はバイポーラ、MOS混在型メモリのセンスアン
プを示すものである。メモリセル13゜14はワード線
12からの信号によりトランスファMO8)ランジスタ
40を介してデータ線10にデータを出力する。ここで
Yアドレス線15によってYセレクタスイッチ11が選
択されるとメモリセル13の内容はコモンデータ線21
に出力される。コモンデータ線の情報は負荷抵抗MO8
4、差動対1およびMOSトランジスタ5,6.7から
成る電流源によって構成される差動増幅回路で増幅され
、端子Cから出力される。ここでノくイボーラトランジ
スタ17はインピーダンス変換用である。また0MO8
)ランジスタ8は電流源を構成するMO8’)ランジス
タロ、7をオン−オフするためのものであシ、差動対1
が受け持つデータ線が選択されていないときや、信号書
き込み時には端子Gに印加する電圧をHi ghレベル
とし、メモリチップの省電力化をはかるものである。ま
た、9は0MO8)ランジスタ、18,19.20は定
電流源である。FIG. 4 shows a sense amplifier for a bipolar and MOS mixed memory. The memory cells 13 and 14 output data to the data line 10 via the transfer transistor 40 in response to a signal from the word line 12. Here, when the Y selector switch 11 is selected by the Y address line 15, the contents of the memory cell 13 are transferred to the common data line 21.
is output to. Common data line information is load resistance MO8
4, is amplified by a differential amplifier circuit constituted by a current source consisting of differential pair 1 and MOS transistors 5, 6.7, and is output from terminal C. Here, the Ibora transistor 17 is used for impedance conversion. Also 0MO8
) Transistor 8 is for turning on and off MO8') transistor 7, which constitutes a current source, and differential pair 1.
When the data line handled by the memory chip is not selected or when a signal is written, the voltage applied to the terminal G is set to a high level, thereby reducing the power consumption of the memory chip. Further, 9 is a 0MO8) transistor, and 18, 19.20 are constant current sources.
バイポーラトランジスタはMOSに比較して高いコンダ
クタンスg、を持っている。そのため微小な信号を高速
で処理する必要のあるメモリのセンスアンプの差動対に
用いれば極めて有効である。Bipolar transistors have higher conductance g than MOS. Therefore, it is extremely effective when used in a differential pair of a memory sense amplifier that needs to process small signals at high speed.
一方センスアンプの利得は負荷抵抗の抵抗値を大きくす
ることによシ上げることができる。半導体集積回路上で
高抵抗を得るにはMOSトランジスタを用いるのが便利
である。NO8)ランジスタは比収的低いg7を持って
いるため小さな面積で旨い精度で高抵抗を作ることがで
きる。以上の点から高利得でコンパクトな差動増幅回路
を得るためにバイポーラ、CNO8混在回路を用いる効
果は大きい。On the other hand, the gain of the sense amplifier can be increased by increasing the resistance value of the load resistor. It is convenient to use MOS transistors to obtain high resistance on a semiconductor integrated circuit. Since the transistor (NO8) has a relatively low g7, it is possible to create a high resistance with good accuracy in a small area. From the above points, it is highly effective to use a bipolar and CNO8 mixed circuit in order to obtain a high gain and compact differential amplifier circuit.
しかしながらCMO8回路においては一般にしきい値1
a圧を完全に制御IlIすることは困難で、ある程度の
変動は避けられない。しきい値電圧が変化するとNO8
)ランジスタによって構成した負荷MO8の特性が変わ
り、差動増幅特性が変動する。However, in CMO8 circuits, the threshold value is generally 1.
It is difficult to completely control the a pressure, and some fluctuation is inevitable. When the threshold voltage changes, NO8
) The characteristics of the load MO8 made up of transistors change, and the differential amplification characteristics vary.
端子Cの信号は増幅回路で増幅された後に外部に出力さ
れる。この時端子Cの信号振幅が大きく変化して端子C
に接続される増幅回路の動作点からtまずねると、端子
C以降の1d号伝達の速度が遅れ、結果としてメモリの
読み出し時間の増加につながる。The signal at terminal C is output to the outside after being amplified by the amplifier circuit. At this time, the signal amplitude of terminal C changes greatly and
If the operating point of the amplifier circuit connected to terminal C deviates from the operating point, the speed of transmission of signal 1d from terminal C onward will be delayed, resulting in an increase in memory read time.
本実施例による差動増幅回路の回路構成を応用した第4
図の様な読み出し回路では、しきい電圧V*ht 、
V*hz %チャネル寸法が変化しても出力振幅は一定
に保たれるため、端子Cに接続される増幅回路の動作点
ははずれることがない。このように本実施例によりしき
い電圧、チャネル寸法の変動に対しても高速性を維持で
きるメモリ読み出し回路の実現が可能になる。A fourth circuit that applies the circuit configuration of the differential amplifier circuit according to this embodiment.
In the readout circuit as shown in the figure, the threshold voltage V*ht,
V*hz % Even if the channel dimensions change, the output amplitude remains constant, so the operating point of the amplifier circuit connected to terminal C does not deviate. In this way, this embodiment makes it possible to realize a memory readout circuit that can maintain high speed even when the threshold voltage and channel dimensions vary.
本発明の実施例においてNO8)ランジスタ5゜7はし
きい電圧、チャネル寸法の変動が同様なものであればよ
いため、これまでの説明では同一導電型のNO8)ラン
ジスタとして説明したが、これに限定されずに第5図に
示す様にこれらを差動対を構成するバイポーラトランジ
スタ1と同一導電型のバイポーラトランジスタ22.2
3で置き換えることも可能である。In the embodiment of the present invention, the NO8) transistors 5゜7 need only have the same threshold voltage and channel size fluctuations, so in the previous explanation, they have been described as NO8) transistors of the same conductivity type. Without limitation, as shown in FIG. 5, these are bipolar transistors 22.2 of the same conductivity type as bipolar transistor 1 constituting a differential pair.
It is also possible to replace it with 3.
本発明によれば、高利得でコンパクトという利点をもつ
バイポーラ、NO8混在型の差動増幅回路の安定性を高
めることが可能になる。According to the present invention, it is possible to improve the stability of a bipolar and NO8 mixed type differential amplifier circuit that has the advantages of high gain and compactness.
すなわちプロセス条件変動によってしきい電圧、チャネ
ル寸法が変化しても差動増幅特性を安定に保つことがで
きる。これによってバイポーラ、NO8混在型の差動増
幅回路を組み込んだ素子の製品化をする場合、製造時の
分留りを向上させることができる。That is, even if the threshold voltage and channel dimensions change due to variations in process conditions, the differential amplification characteristics can be kept stable. As a result, when manufacturing an element incorporating a bipolar and NO8 mixed type differential amplifier circuit, it is possible to improve the fractional yield during manufacturing.
第1図は従来技術による差動増幅回路の構成を示す図、
第2図は同じ〈従来技術による差動増幅回路の構成を示
す図、第3図(a)、 (b)、 (c)は本発明の一
実施例による差動増幅回路の構成及び動作を示す図、第
4図は本発明の他の実施例による差動1曽11’i&回
路をメモリ回路に応用した例を示す図、第5図は本発明
の他の実施例を示す図である。
1・・・差動対を構成するバイポーラトランジスタ、2
・・・負荷抵抗、3・・・定電流源、4・・・負荷抵抗
となる第14電型のMOSトランジスタ、5・・・定電
流源となる第2導電型のNO8)ランジスタ、6・・・
第1導電型のNO8)ランジスタ、7.7’・・・第2
導電型のNO8)ランジスタ、8・・・nNO8)ラン
ジスタ、9・・・nNO8)ランジスタ、10・・・デ
ータ線、11・・・Yアドレススイッチ、12゜12′
・・・ワード線、13,14・・・メモリセル、15・
・・Yアドレス線、17t・・インピーダンス変換のた
めのバイポーラトランジスタ、18,19゜20・・・
定電流源、A、B・・・差動入力端子、C・・・差動出
力端子、D、E・・・負荷MO8)ランジスタのゲート
、F・・・定電源M’08)ランジスタのゲート、G・
・・NO8)ランジスタロのゲート、21・・・コモン
データ線、22.23・・・パイボーラトランジス方1
図
第2図
第3 図
(α)FIG. 1 is a diagram showing the configuration of a differential amplifier circuit according to the prior art.
Figure 2 is the same diagram showing the configuration of a differential amplifier circuit according to the prior art, and Figures 3 (a), (b), and (c) are diagrams showing the configuration and operation of a differential amplifier circuit according to an embodiment of the present invention. FIG. 4 is a diagram showing an example in which a differential 1 so 11'i & circuit according to another embodiment of the present invention is applied to a memory circuit, and FIG. 5 is a diagram showing another embodiment of the present invention. . 1... Bipolar transistor forming a differential pair, 2
...Load resistance, 3. Constant current source, 4. 14th conductivity type MOS transistor serving as load resistance, 5... 2nd conductivity type NO8) transistor serving as constant current source, 6.・・・
No. 8) transistor of the first conductivity type, 7.7'...second
Conductive type NO8) transistor, 8...nNO8) transistor, 9...nNO8) transistor, 10... data line, 11... Y address switch, 12° 12'
...Word line, 13, 14...Memory cell, 15.
...Y address line, 17t...Bipolar transistor for impedance conversion, 18,19゜20...
Constant current source, A, B... Differential input terminal, C... Differential output terminal, D, E... Load MO8) Gate of transistor, F... Constant power supply M'08) Gate of transistor , G.
...NO8) Gate of transistor, 21...Common data line, 22.23...Pibora transistor side 1
Figure 2 Figure 3 (α)
Claims (1)
主19m1子が上記バイポーラトランジスタの一方の主
端子に接続される第1の第1導電型MOSトランジスタ
でiN4成する差動対の負荷抵抗、一方の主端子が上記
バイポーラトランジスタの他方の主端子に接続される第
1の半導体素子で構成する定電流源、ソース及びドレイ
ンが上記第1の半導体素子の制御端子及び゛市原電位に
それぞれ接続される第2の第1導電型MO8)ランジス
タ、一方の主端子及び他方の主端子が上記第1の半導体
素子の制御端子及び接地電位如それぞれ接続される第2
の半導体素子を具備することを特徴とする差動増幅回路
。 2、特許請求の範囲第1項に於いて、上記第1及び第2
の半導体素子は第2導電型MO8)ランジスタであるこ
とを特徴とする差動増幅回路。 3、特許請求の範囲第1項に於いて、上記第1及び第2
の半導体素子は、上記差動対を構成するノ(イボーラト
ランジスタと同一導電型の)(イボーラトランジスタで
あることを特徴とする差動増幅回路。[Scope of Claims] 1. A differential pair constituted by bipolar transistors, and a differential pair constituted by iN4 with a first conductivity type MOS transistor whose main 19m1 child is connected to one main terminal of the bipolar transistor. A pair of load resistors, a constant current source constituted by a first semiconductor element whose one main terminal is connected to the other main terminal of the bipolar transistor, whose source and drain are connected to the control terminal of the first semiconductor element and the Ichihara a second MO transistor of the first conductivity type each connected to a potential, one main terminal and the other main terminal of which are respectively connected to the control terminal of the first semiconductor element and a second transistor connected to the ground potential
A differential amplifier circuit comprising: a semiconductor element. 2. In claim 1, the above-mentioned first and second
A differential amplifier circuit characterized in that the semiconductor element is a second conductivity type MO8) transistor. 3. In claim 1, the above first and second claims
A differential amplifier circuit characterized in that the semiconductor element is an Ibora transistor (of the same conductivity type as the Ibora transistor) constituting the differential pair.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24971183A JPS60137109A (en) | 1983-12-26 | 1983-12-26 | Differential amplifier circuit including bipolar transistor and mos transistor together |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24971183A JPS60137109A (en) | 1983-12-26 | 1983-12-26 | Differential amplifier circuit including bipolar transistor and mos transistor together |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60137109A true JPS60137109A (en) | 1985-07-20 |
JPH0242241B2 JPH0242241B2 (en) | 1990-09-21 |
Family
ID=17197060
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24971183A Granted JPS60137109A (en) | 1983-12-26 | 1983-12-26 | Differential amplifier circuit including bipolar transistor and mos transistor together |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60137109A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100567992B1 (en) * | 1998-10-29 | 2006-04-07 | 후지쯔 가부시끼가이샤 | Differential amplifier circuit |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101658283B1 (en) * | 2014-08-04 | 2016-09-23 | 현대중공업 주식회사 | Structure of Exhaust for Fuel Gas Supply System of Liquefied Natural Gas |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5789325A (en) * | 1980-10-01 | 1982-06-03 | American Micro Syst | Method of removing influence of intrinsic offset voltage and voltage comparator |
-
1983
- 1983-12-26 JP JP24971183A patent/JPS60137109A/en active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5789325A (en) * | 1980-10-01 | 1982-06-03 | American Micro Syst | Method of removing influence of intrinsic offset voltage and voltage comparator |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100567992B1 (en) * | 1998-10-29 | 2006-04-07 | 후지쯔 가부시끼가이샤 | Differential amplifier circuit |
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Publication number | Publication date |
---|---|
JPH0242241B2 (en) | 1990-09-21 |
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