JPS6013275Y2 - 極性変換型スイッチングレギュレ−タ - Google Patents
極性変換型スイッチングレギュレ−タInfo
- Publication number
- JPS6013275Y2 JPS6013275Y2 JP12545379U JP12545379U JPS6013275Y2 JP S6013275 Y2 JPS6013275 Y2 JP S6013275Y2 JP 12545379 U JP12545379 U JP 12545379U JP 12545379 U JP12545379 U JP 12545379U JP S6013275 Y2 JPS6013275 Y2 JP S6013275Y2
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- Japan
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- output
- voltage
- circuit
- transistor
- terminal
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Description
【考案の詳細な説明】
本考案は、電源投入時の起動特性がよく回路構成が簡単
な極性変換型スイッチングレギュレータに関するもので
ある。
な極性変換型スイッチングレギュレータに関するもので
ある。
従来、この種の極性変換機能を有するＢＵＣＫ −ＢＯ
Ｏ３Ｔ型スイッナスイツチングレギュレータ路は複雑な
回路構成をしていた。
Ｏ３Ｔ型スイッナスイツチングレギュレータ路は複雑な
回路構成をしていた。
このＢＵＣＫ −Ｂ００ＳＴ型スイッチングレギュレー
タは、電源投入の際に出力電圧が零であるために制御ル
ープが出力段トランジスタをオンする方向にのみドライ
ブし、短絡電流が流れてトランジスタを破損させること
になるので、これを防止し安定な起動特性を得るため、
トランジスタのコレクタ電流を制限し、規定以上の電流
が流れた場合に一定のオフ時間を設ける方法や、電源投
入の際に制御ループを切に離しておき、出力が正常にな
った時点で制御ループを閉じる方法等を用いている。
タは、電源投入の際に出力電圧が零であるために制御ル
ープが出力段トランジスタをオンする方向にのみドライ
ブし、短絡電流が流れてトランジスタを破損させること
になるので、これを防止し安定な起動特性を得るため、
トランジスタのコレクタ電流を制限し、規定以上の電流
が流れた場合に一定のオフ時間を設ける方法や、電源投
入の際に制御ループを切に離しておき、出力が正常にな
った時点で制御ループを閉じる方法等を用いている。
これらの方法は、いずれも回路的に複雑であり、また複
数のバイアス電源を必要とするという欠点があった。
数のバイアス電源を必要とするという欠点があった。
本考案の目的は、従来の欠点を解決し、簡単な回路で単
一電源で動作する極性変換型スイッチングレギュレータ
を提供することにある。
一電源で動作する極性変換型スイッチングレギュレータ
を提供することにある。
本考案によれば、入力電圧を所定制御信号によりスイッ
チングするスイッチングトランジスタと、このトランジ
スタの出力端に接続されこのスイッチング出力を平滑化
して出力電圧をとり出す平滑化手段と、一定の繰返しと
幅のパルス信号を入力するパルス入力端子と、このパル
ス信号を積分して一定の三角波を形成する積分手段と、
前記三角波と前記出力電圧とを比較するコンパレータと
、このコンパレータの出力と前記パルス信号との積をと
って前記制御信号を形成する論理積回路とを含み、前記
コンパレータの出力が、前記入力電圧印加時にＩＪとな
り、前記出力電圧が形成される時にパルス幅を変化させ
るようにした前記出力電圧の制御ループを形成されるこ
とを特徴とする極性変換型スイッチングレギュレータが
得られる。
チングするスイッチングトランジスタと、このトランジ
スタの出力端に接続されこのスイッチング出力を平滑化
して出力電圧をとり出す平滑化手段と、一定の繰返しと
幅のパルス信号を入力するパルス入力端子と、このパル
ス信号を積分して一定の三角波を形成する積分手段と、
前記三角波と前記出力電圧とを比較するコンパレータと
、このコンパレータの出力と前記パルス信号との積をと
って前記制御信号を形成する論理積回路とを含み、前記
コンパレータの出力が、前記入力電圧印加時にＩＪとな
り、前記出力電圧が形成される時にパルス幅を変化させ
るようにした前記出力電圧の制御ループを形成されるこ
とを特徴とする極性変換型スイッチングレギュレータが
得られる。
以下図面により本考案を詳細に説明する。
第１図は極性変換機能を有するＢＵＣＨ−ＢＯＯ３Ｔ型
のスイッチングレギュレータの基本構成図である。
のスイッチングレギュレータの基本構成図である。
この回路は、入力端子１からの正の入力電圧Ｖ１をスイ
ッチＳにより一定のデユーティ比りで０Ｎ１０ＦＦを繰
り返した時、極性変換された次式の負の出力電圧■２が
出力端子２に得られる。
ッチＳにより一定のデユーティ比りで０Ｎ１０ＦＦを繰
り返した時、極性変換された次式の負の出力電圧■２が
出力端子２に得られる。
■２＝ ＶｔＤ／ （Ｌ Ｄ）
（１）第２図は本考案の実施例の回路図であり、３
は一定デューテイのパルス入力端子、４は出力段トラン
ジスタＱ１のスイッチング出力端子、５は電圧比較コン
パレータ８の電圧帰還入力端子、６はこのコンパレータ
８の基準電圧の入力端子、７はコンパレータ８のパルス
幅変調出力端子である。
（１）第２図は本考案の実施例の回路図であり、３
は一定デューテイのパルス入力端子、４は出力段トラン
ジスタＱ１のスイッチング出力端子、５は電圧比較コン
パレータ８の電圧帰還入力端子、６はこのコンパレータ
８の基準電圧の入力端子、７はコンパレータ８のパルス
幅変調出力端子である。
この回路のトランジスタＱ□、コイルＬ□、ダイオード
Ｄ１及びコンデンサＣ１がＢＵＣＨ−ＢＯＯ３Ｔ型スイ
ッナスイツチングレギュレータを構成している。
Ｄ１及びコンデンサＣ１がＢＵＣＨ−ＢＯＯ３Ｔ型スイ
ッナスイツチングレギュレータを構成している。
またトランジスタＱ２． Ｑ、は入力端子からのパルス
信号およびコンパレータ８の出力信号により論理積（Ａ
ＮＤ ）をとり、出力段トランジスタＱ１をドライブす
る。
信号およびコンパレータ８の出力信号により論理積（Ａ
ＮＤ ）をとり、出力段トランジスタＱ１をドライブす
る。
抵抗Ｒ□、Ｒ２、コンデンサＣ２、ダイオードＤ２は積
分回路であり、一定デューテイのパルスＰ１から三角波
を形成している。
分回路であり、一定デューテイのパルスＰ１から三角波
を形成している。
コンパレータ８は、出力電圧Ｖ２よりツェナー電圧Ｖ
Ｚ １だけレベルシフトした電圧とツェナー■２゜に三
角波が重畳した波とを電圧比較し、パルス幅変調波（Ｐ
ＷＭ）を出力する。
Ｚ １だけレベルシフトした電圧とツェナー■２゜に三
角波が重畳した波とを電圧比較し、パルス幅変調波（Ｐ
ＷＭ）を出力する。
この結果、レギュレータの出力は次式の出力電圧に安定
する Ｖ２＝−■２１＋■２゜ （２
）第３図ａ ％ ｆは第２図の回路図の起動時の動作波
形図である。
する Ｖ２＝−■２１＋■２゜ （２
）第３図ａ ％ ｆは第２図の回路図の起動時の動作波
形図である。
入力電圧Ｖ１は、起動時から第３図ａに示すように変動
するとする。
するとする。
この時出力電圧Ｖ２が零から起動し、コンパレータ出力
はノ＼イレベル１１．である。
はノ＼イレベル１１．である。
また、ＡＮＤ回路のトランジスタＱ２はオン、トランジ
スタＱ３の入力は一定デューテイパルスＰ１（第３図Ｃ
）が印加されており、出力段トランジスタＱ□がＰｌの
デユーティでスイッチングされ（第３図ｆ）、ＢＵＣＫ
−ＢＯＯ３Ｔ回路が動作をはじめる。
スタＱ３の入力は一定デューテイパルスＰ１（第３図Ｃ
）が印加されており、出力段トランジスタＱ□がＰｌの
デユーティでスイッチングされ（第３図ｆ）、ＢＵＣＫ
−ＢＯＯ３Ｔ回路が動作をはじめる。
この出力■２はマイナスの電圧を徐々に発生し、（第３
図すその出力がコンパレータ比較制御範囲（第３図ｄ）
となると、コンパレータ８の出力（第３図ｅ）１１ヨの
状態からＰＷＭ波出力となる。
図すその出力がコンパレータ比較制御範囲（第３図ｄ）
となると、コンパレータ８の出力（第３図ｅ）１１ヨの
状態からＰＷＭ波出力となる。
このようにして電圧帰還ループが構成され、出力段はＰ
ＷＭ波と一定デューテイパルスとの論理積出力によりド
ライブされ、出力電圧が一定になる様制御される。
ＷＭ波と一定デューテイパルスとの論理積出力によりド
ライブされ、出力電圧が一定になる様制御される。
図中にはなお、入力電圧が変動した場合もＰＷＭ波が変
化し、スイッチング出力４も変化して出力電圧を一定に
している。
化し、スイッチング出力４も変化して出力電圧を一定に
している。
以上説明した様に本考案によれば、回路的にも非常に簡
単で信頼度も高く、単一電源のみで動作するので各方面
に利用できる。
単で信頼度も高く、単一電源のみで動作するので各方面
に利用できる。
例えば、人工衛星の様に単一バス電圧の場合、各装置で
必要とする極性変換した出力が簡単に得られる。
必要とする極性変換した出力が簡単に得られる。
またメモリーボード中などでも単一電源からバイアス用
のマイナス電源を得ることも簡単になり有効である。
のマイナス電源を得ることも簡単になり有効である。
さらに、ＢＵＣＫ−ＢＯＯ３Ｔ型Ｏ３Ｔレータは（１）
式に示されるように出力電圧の可変範囲が広く、電力変
換効率も高い。
式に示されるように出力電圧の可変範囲が広く、電力変
換効率も高い。
第１図は本考案に用いるスイッチングレギュレータの基
本構成図、第２図に本考案の実施例の回路図、第３図は
第２図の動作波形図である。 図において １・・・・・・入力端子、２・・・・・・極性変換出力
端子、３・・・・・・一定デューテイ比パルス入力端子
、４・・・・・・スイッチング出力端子、５・・・・・
・コンパレータ入力の電圧帰還端子、６・・・・・・コ
ンパレータ入力の基準電圧端子、７・・・・・・コンパ
レータ出力端子、８・・・・・・電圧コンパレータ、で
ある。
本構成図、第２図に本考案の実施例の回路図、第３図は
第２図の動作波形図である。 図において １・・・・・・入力端子、２・・・・・・極性変換出力
端子、３・・・・・・一定デューテイ比パルス入力端子
、４・・・・・・スイッチング出力端子、５・・・・・
・コンパレータ入力の電圧帰還端子、６・・・・・・コ
ンパレータ入力の基準電圧端子、７・・・・・・コンパ
レータ出力端子、８・・・・・・電圧コンパレータ、で
ある。
Claims (1)
- 制御端子に供給される制御信号により入力直流電圧をス
イッチングするスイッチングトランジスタと、このトラ
ンジスタの出力端に接続されるコイルと、前記トランジ
スタの出力端及び前記コイルに接続されるスイッチング
出力を平滑化して前記入力直流電圧と反対極性の直流出
力電圧を出力する平滑回路と、一定のデユーティをもつ
パルス信号を積分する積分回路と、前記入力直流電圧と
前記平滑回路の出力電圧とに応答して前記積分回路の出
力電圧と同極性でかつ前記平滑回路の出力電圧に対応し
た電圧レベルの帰還信号を出力するレベルシフト手段と
、前記積分回路の出力を反転端子に、前記レベルシフト
手段の出力を非反転端子にそれぞれ受けこれら端子間の
電圧比較をする比較増幅器と、この比較増幅器の出力と
前記パルス信号との論理積を取りその出力を前記制御信
号として前記トランジスタに供給する論理積回路とを含
む極性変換型スイッチングレギュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12545379U JPS6013275Y2 (ja) | 1979-09-11 | 1979-09-11 | 極性変換型スイッチングレギュレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12545379U JPS6013275Y2 (ja) | 1979-09-11 | 1979-09-11 | 極性変換型スイッチングレギュレ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5643291U JPS5643291U (ja) | 1981-04-20 |
| JPS6013275Y2 true JPS6013275Y2 (ja) | 1985-04-26 |
Family
ID=29357342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12545379U Expired JPS6013275Y2 (ja) | 1979-09-11 | 1979-09-11 | 極性変換型スイッチングレギュレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6013275Y2 (ja) |
-
1979
- 1979-09-11 JP JP12545379U patent/JPS6013275Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5643291U (ja) | 1981-04-20 |
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