JPS60119107A - Bias power supply circuit - Google Patents
Bias power supply circuitInfo
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- JPS60119107A JPS60119107A JP58228041A JP22804183A JPS60119107A JP S60119107 A JPS60119107 A JP S60119107A JP 58228041 A JP58228041 A JP 58228041A JP 22804183 A JP22804183 A JP 22804183A JP S60119107 A JPS60119107 A JP S60119107A
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Abstract
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、バイアス電源回路に関し、特にたとえば電
界効果トランジスタ（以下ＦＥＴと称す）を駆動させる
ためのバイアスを発生するバイアス電源回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a bias power supply circuit, and particularly to a bias power supply circuit that generates a bias for driving, for example, a field effect transistor (hereinafter referred to as FET).
［従来技術］
第１図はＦＥＴへバイアスを供給するための従来のバイ
アス電源回路を示す回路図である。図において、ＦＥＴ
１のドレイン電極とソース電極との間には、直流Ｎ源３
が接続される。また、ＦＥＴ１のゲート電極とソース電
極との間には直流電源２が接続される。このような回路
において、ＦＥＴ１のドレイン−ソース間に規定の電圧
Ｖｏｓを印加し、規定のドレイン電流１ｏを供給するた
めには、まず直流Ｉｉ源３の出力電圧をＶｏｓに調整す
る。次に、直流電源２の出力電圧すなわちＦＥＴ１のグ
ーｌ−電圧■［ｉｌを調整し、ＦＥＴＩのドレインに規
定のトレイン電流Ｔｏが流れるようにする。[Prior Art] FIG. 1 is a circuit diagram showing a conventional bias power supply circuit for supplying bias to an FET. In the figure, FET
A DC N source 3 is connected between the drain electrode and the source electrode of 1.
is connected. Further, a DC power supply 2 is connected between the gate electrode and the source electrode of the FET 1. In such a circuit, in order to apply a specified voltage Vos between the drain and source of the FET 1 and supply a specified drain current 1o, the output voltage of the DC Ii source 3 is first adjusted to Vos. Next, the output voltage of the DC power supply 2, that is, the negative voltage (I) of the FET 1 is adjusted so that a specified train current To flows through the drain of the FETI.
ところで、上述のような回路において、ＦＥＴ１を別の
ＦＥＴと交換した場合、ＦＥＴのＤＣ特性のばらつきに
より、上記グー１〜電圧ＶＧｓでは同じ規定のドレイン
電流が得られない。そのため、再度ゲート電圧を調整し
なければならない。このように、従来のバイアス電源回
路では、Ｆ Ｅ ’Ｔを交換する度にゲート電圧を調整
しなければならず、非常に面倒であった。By the way, in the circuit as described above, when FET1 is replaced with another FET, the same specified drain current cannot be obtained at the voltage VGs from G1 to VGs due to variations in the DC characteristics of the FET. Therefore, the gate voltage must be adjusted again. As described above, in the conventional bias power supply circuit, the gate voltage must be adjusted every time the F E 'T is replaced, which is extremely troublesome.
［発明の概要］
この発明は、かかる欠点を改善する目的でなされたもの
で、演算増幅器を用いて、ＦＥＴのゲート電圧を自動的
に調整し一定のドレイン電流、ドレイン電圧を供給でき
るバイアス電源回路を提供することを目的としている。[Summary of the Invention] The present invention was made with the aim of improving the above drawbacks, and provides a bias power supply circuit that can automatically adjust the gate voltage of an FET and supply a constant drain current and drain voltage using an operational amplifier. is intended to provide.
［発明の実施例］
以下、図面に示す実施例とともにこの発明をより具体的
に説明する。[Embodiments of the Invention] The present invention will be described in more detail below with reference to embodiments shown in the drawings.
第２図はこの発明の一実施例を示す回路図である。図に
おいて、直流！＋１１４の両端には、抵抗５および６の
直列接続からなる分圧回路が接続される。この分圧回路
の出力点すなわち抵抗５と抵抗６との接続点は、演算増
幅器（以下オペアンプと称す）７の一方入力端子８ａに
接続される。このオペアンプ７の他方入力端子８ｂは、
抵抗１０を介して直流電源４の正側に接続される。オペ
アンプ７の出力端子９は、リレー回路１１に含まれる接
点を介してＦＥＴ１のゲート電極に接続される。FIG. 2 is a circuit diagram showing an embodiment of the present invention. In the diagram, direct current! A voltage dividing circuit consisting of resistors 5 and 6 connected in series is connected to both ends of +114. The output point of this voltage dividing circuit, that is, the connection point between the resistors 5 and 6 is connected to one input terminal 8a of an operational amplifier (hereinafter referred to as an operational amplifier) 7. The other input terminal 8b of this operational amplifier 7 is
It is connected to the positive side of the DC power supply 4 via a resistor 10. Output terminal 9 of operational amplifier 7 is connected to the gate electrode of FET 1 via a contact included in relay circuit 11 .
また、直流電源４の正側は、上記抵抗１０およびリレー
回路１２に含まれる接点を介してＦＥＴＩのドレイン電
極に接続される。このＦＥＴ１のソース電極は、直流電
［４の負側に接続される。上記リレー回路１１および１
２は、それぞれのコイルを付勢する電源として１つの直
流電源１４を共用している。そして、この直流電源１４
と各リレー回路のコイルとの間には、スイッチ１３が介
挿される。このスイッチ１３は、各リレー回路のコイル
を同時に付勢または消勢するためのスイッチである。Further, the positive side of the DC power supply 4 is connected to the drain electrode of the FETI via the resistor 10 and contacts included in the relay circuit 12. The source electrode of this FET1 is connected to the negative side of the DC current [4. The above relay circuits 11 and 1
2 share one DC power source 14 as a power source for energizing each coil. And this DC power supply 14
A switch 13 is inserted between the coil of each relay circuit and the coil of each relay circuit. This switch 13 is a switch for simultaneously energizing or deenergizing the coils of each relay circuit.
次に、第２図に示す実施例の動作を説明する。Next, the operation of the embodiment shown in FIG. 2 will be explained.
まず、図示のように、抵抗５と抵抗６の各抵抗値はＲ２
と等しく選ばれている。したがって、オペアンプ７の一
方入力端子８ａには、Ｖｌ ／２ ［Ｖｌの電圧が印加
される。ただし、■、は直流電源４の出力電圧である。First, as shown in the figure, the resistance values of resistor 5 and resistor 6 are R2
are chosen equally. Therefore, a voltage of Vl /2 [Vl is applied to one input terminal 8a of the operational amplifier 7. However, ■ is the output voltage of the DC power supply 4.
一方、オペアンプ７の他方入力端子８ｂには、Ｖ、−１
ｏ ・Ｒ＋ＬＶ１の電圧が印加される。ただし、Ｒ＋は
抵抗１０の抵抗値であり、ＩｏはＦＥＴＩのドレイン電
圧に供給されるドレイン電流である。On the other hand, the other input terminal 8b of the operational amplifier 7 has V, -1
o A voltage of R+LV1 is applied. However, R+ is the resistance value of the resistor 10, and Io is the drain current supplied to the drain voltage of the FETI.
ここで、オペアンプｌの入力端子８ａと８ｂとの間には
、
（ｖｌ−１０・Ｒ＋ ） ”＝” Ｉｏ Ｒ＋ ２
の電圧差が現われる。しかしながら、オペアンプ７の入
力端子間は、イマジナル・ショートの状態となるので、
結局入力端子間の電圧差はＯとなる。Here, a voltage difference of (vl-10.R+)"="IoR+2 appears between the input terminals 8a and 8b of the operational amplifier l. However, since there is an imaginary short between the input terminals of the operational amplifier 7,
Eventually, the voltage difference between the input terminals becomes O.
したがって、オペアンプ７の入力端子間の電圧差を表わ
した上記式は、次式く１）に示すごとくとなる。Therefore, the above equation expressing the voltage difference between the input terminals of the operational amplifier 7 is as shown in the following equation (1).
呈−１ｏ’Ｒ＋＝Ｏ・・・（１）
つまり、オペアンプ７の入力端子間の電圧差がＯになる
まで、オペアンプ７の出力端子９の出力電圧が変化する
。この出力電圧は、ＦＥＴ１のゲート電圧となり、上記
（１）式が満足するようなドレイン電流が流れるまで、
電圧が変化していく。Presentation-1o'R+=O (1) In other words, the output voltage at the output terminal 9 of the operational amplifier 7 changes until the voltage difference between the input terminals of the operational amplifier 7 becomes O. This output voltage becomes the gate voltage of FET1, and until a drain current that satisfies the above equation (1) flows,
The voltage changes.
今、直流電源４の出力電圧Ｖ、とドレイン電流調整用の
抵抗１０の抵抗値Ｒ７を調整して、ＦＥＴ１のドレイン
−ソース間電圧およびドレイン電流■。＠規定の値に調
整し、その後ＦＥＴ１を別のＦＥＴに交換した場合を想
定する。この場合、前述のように従来の回路では、その
都度ごとにゲート電圧の調整が必要であったが、この第
２図の実施例では、出力電圧Ｖ、および抵抗値Ｒ４は前
の設定状態で固定したままでよい。なぜならば、出力電
圧Ｖ、および抵抗（ｌＩＲ４を前の設定状態で固定して
おくと、前述の式（１）により、この式を満足するよう
なドレイン電流１ｏが流れるまでオペアンプ７の出力端
子９の出力電圧が変化し、それがＦＥＴＩのゲート電圧
となってゲート電圧が自動的に調整されるからである。Now, adjust the output voltage V of the DC power supply 4 and the resistance value R7 of the drain current adjustment resistor 10 to obtain the drain-source voltage and drain current of the FET 1. @Assume that the FET1 is adjusted to the specified value and then FET1 is replaced with another FET. In this case, as mentioned above, in the conventional circuit, it was necessary to adjust the gate voltage each time, but in the embodiment shown in Fig. 2, the output voltage V and the resistance value R4 remain in the previous setting state. It can remain fixed. This is because if the output voltage V and the resistance (lIR4) are fixed in the previous setting state, the output terminal 9 of the operational amplifier 7 will be This is because the output voltage of the FETI changes, which becomes the gate voltage of the FETI, and the gate voltage is automatically adjusted.
このように、一旦直流電源４の出力電圧Ｖ＋とドレイン
電流調整用の抵抗１０の抵抗値Ｒ４を設定すれば、ＦＥ
Ｔ１を別の素子と交換しても、ゲート電圧が自動的に調
整されるため、常に一定のトレイン電流Ｉ。およびドレ
イン−ソース間電圧がＦＥＴＩへ供給できる。In this way, once the output voltage V+ of the DC power supply 4 and the resistance value R4 of the drain current adjustment resistor 10 are set, the FE
Even if T1 is replaced with another element, the gate voltage is automatically adjusted, so the train current I is always constant. and drain-source voltage can be supplied to the FETI.
さらに、上ｊホの回路では、スイッチ１３をオンすれば
、リレー回路１１および１２の各リレーコイルが付勢さ
れて各リレー回路の接点が閉成される。したがって、Ｆ
ＥＴ１ヘバイアスが供給できる。また、スイッチ１３を
オフすれば、リレー回路１１および１２の各リレーコイ
ルが消勢されるため、各リレー回路の接点が開成され、
バイアスの供給が遮断される。このように、第２図の実
施例では、ＦＥＴ１へのバイアスの供給および遮断が１
のつスイッチ１３の操作で行なえる。Furthermore, in the circuit shown in j-e above, when switch 13 is turned on, each relay coil of relay circuits 11 and 12 is energized, and the contacts of each relay circuit are closed. Therefore, F
Bias can be supplied to ET1. Furthermore, when the switch 13 is turned off, each relay coil of the relay circuits 11 and 12 is deenergized, so the contacts of each relay circuit are opened.
Bias supply is cut off. In this way, in the embodiment of FIG. 2, the supply and cutoff of bias to FET1 is 1
This can be done by operating the switch 13.
［発明の効果］
以上説明したようにこの発明によれば、オペアンプのい
わゆるイマジナル・ショートを利用してＦＥＴのゲート
電圧を自動的に制御するようにしているので、一旦バイ
アスの調整を行なえば、その後ＦＥＴを交換しても、常
に一定のバイアスをＦＥＴに供給することができる。[Effects of the Invention] As explained above, according to the present invention, the gate voltage of the FET is automatically controlled using the so-called imaginary short circuit of the operational amplifier, so once the bias is adjusted, Even if the FET is replaced thereafter, a constant bias can always be supplied to the FET.
第１図はＦＥＴヘバイアスを供給する従来のバイアス′
ｉＩｉ源回路を示す回路図である。第２図はこの発明の
一実施例を示す回路図である。
図において、１はＦＥＴ、４および１４は直流電源、５
および６は分圧用の抵抗、７はオペアンプ、１０はドレ
イン電流調整用の抵抗、１１および１２はリレー回路、
１３はスイッチを示す。
代理人 大 岩 増 雄Figure 1 shows the conventional bias ' supplying bias to the FET.
FIG. 3 is a circuit diagram showing an iIi source circuit. FIG. 2 is a circuit diagram showing an embodiment of the present invention. In the figure, 1 is an FET, 4 and 14 are DC power supplies, and 5
and 6 is a voltage dividing resistor, 7 is an operational amplifier, 10 is a drain current adjustment resistor, 11 and 12 are relay circuits,
13 indicates a switch. Agent Masuo Oiwa
Claims (1)
めのバイアス電源回路であって、前記電界効果トランジ
スタのドレイン−ソース間に電流を供給するだめの直流
電源、 前記直流電源と前記電界効果トランジスタのドレイン電
極との間に介挿される抵抗、 所定の値の電圧を発生するための電圧発生回路、および その一方入力端に前記電圧発生回路の出力を受け、その
他方入力端に前記ドレイン電極が接続され、かつその出
力が前記電界効果トランジスタのペース電極に与えられ
る演韓増幅器を備える、バイアス電源回路。 ＜２） ’ＷＪ記電圧電圧発生回路前記直流電源を分圧
する抵抗分圧回路を含む、特許請求の範囲第１項記載の
バイアス電源回路。 （３） さらに、前記直流電源と前記電界効果トランジ
スタとの間の電流供給経路に介挿される第１のリレー回
路、 前記演算増幅器の出力端子と前記電界効果トランジスタ
のベース電極との間に介挿される第２のリレー回路、お
よび 前記第１のリレー回路と前記第２のリレー回路の開閉状
態を同期的に切換えるための１つのスイッチを備える、
特許請求の範囲第１項または第２項に記載のバイアス電
源回路。[Scope of Claims] (1) A bias power supply circuit for supplying bias to a field effect transistor, comprising: a DC power supply for supplying current between the drain and source of the field effect transistor; the DC power supply and the a resistor inserted between the drain electrode of the field effect transistor, a voltage generating circuit for generating a voltage of a predetermined value, one input terminal of which receives the output of the voltage generating circuit, and the other input terminal of which receives the output of the voltage generating circuit; A bias power supply circuit comprising an amplifier whose drain electrode is connected and whose output is provided to the pace electrode of the field effect transistor. <2) 'WJ Voltage Generation Circuit' The bias power supply circuit according to claim 1, which includes a resistive voltage divider circuit that divides the voltage of the DC power supply. (3) Furthermore, a first relay circuit inserted in a current supply path between the DC power supply and the field effect transistor, and a first relay circuit inserted between the output terminal of the operational amplifier and the base electrode of the field effect transistor. a second relay circuit, and one switch for synchronously switching the open/close states of the first relay circuit and the second relay circuit,
A bias power supply circuit according to claim 1 or 2.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58228041A JPS60119107A (en) | 1983-11-30 | 1983-11-30 | Bias power supply circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58228041A JPS60119107A (en) | 1983-11-30 | 1983-11-30 | Bias power supply circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60119107A true JPS60119107A (en) | 1985-06-26 |
Family
ID=16870270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58228041A Pending JPS60119107A (en) | 1983-11-30 | 1983-11-30 | Bias power supply circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60119107A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011104933A1 (en) * | 2010-02-25 | 2011-09-01 | シャープ株式会社 | Bias circuit, lna, lnb, receiver for communication, transmitter for communication, and sensor system |
| JP2011176760A (en) * | 2010-02-25 | 2011-09-08 | Sharp Corp | Bias circuit, lna, lnb, receiver for communication, transmitter for communication, and sensor system |
| JP4800433B1 (en) * | 2010-08-27 | 2011-10-26 | シャープ株式会社 | Bias circuit, LNA, and LNB |
-
1983
- 1983-11-30 JP JP58228041A patent/JPS60119107A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011104933A1 (en) * | 2010-02-25 | 2011-09-01 | シャープ株式会社 | Bias circuit, lna, lnb, receiver for communication, transmitter for communication, and sensor system |
| JP2011176760A (en) * | 2010-02-25 | 2011-09-08 | Sharp Corp | Bias circuit, lna, lnb, receiver for communication, transmitter for communication, and sensor system |
| TWI449326B (en) * | 2010-02-25 | 2014-08-11 | Sharp Kk | Bias circuit, LNA, LNB, communication receiver, communication transmitter and sensing system |
| JP4800433B1 (en) * | 2010-08-27 | 2011-10-26 | シャープ株式会社 | Bias circuit, LNA, and LNB |
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