KR100273211B1 - Reference voltage generator - Google Patents

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Abstract

PURPOSE: A reference voltage generator is provided to make a reference voltage insensitive to variations in the temperature using a circuit having a negative temperature coefficient and a circuit having a positive temperature coefficient. CONSTITUTION: A reference voltage generator includes a positive characteristic circuit(20) and a negative characteristic circuit(30). An output voltage of the positive characteristic circuit(20) becomes increased if the temperature becomes higher and the output voltage of the positive characteristic circuit (20) becomes reduced if the temperature becomes lower. An output voltage of the negative characteristic circuit(30) becomes reduced if the temperature becomes higher and the output voltage of the negative characteristic circuit (30) becomes increased if the temperature becomes lower. A current mirror consisting of PMOS transistors(PM1-PM6) for receiving current applied from a supply power voltage(Vcc) via their sources to output the current applied to their sources to their drains by means of current applied to their gates depending on an output current of the positive characteristic circuit(20) and continuously generates the same current. NMOS transistors(NM1-NM8) gates and drains of which are connected to each other receive current from the positive characteristic circuit and the current mirror to output a reference voltage.

Description

기준전압 발생기{REFERENCE VOLTAGE GENERATOR}Reference Voltage Generator {REFERENCE VOLTAGE GENERATOR}

본 발명은 기준전압 발생기에 관한 것으로, 특히 음의 온도계수를 독립적으로 조절할 수 있는 회로와 양의 온도계수를 독립적으로 조절할 수 있는 회로를 조합하여 기준전압이 온도의 변화에 둔감하게 동작하도록 한 기준전압 발생기에 관한 것이다.The present invention relates to a reference voltage generator, and in particular, a combination of a circuit capable of independently controlling a negative temperature coefficient and a circuit capable of independently controlling a positive temperature coefficient so that the reference voltage operates insensitive to changes in temperature. Relates to a voltage generator.

도1은 종래 기준전압 발생기의 회로도로서, 이에 도시된 바와 같이 소오스를 통해 전원전압(VCC)에서 인가한 전류를 입력받아 게이트에 가해지는 전류에 의해 드레인으로 상기 소오스에 인가된 전류를 출력하는 제1,제2 피-모스 트랜지스터(PM1),(PM2)로 구성되어 동일한 전류를 계속해서 만들어 내는 회로인 전류반복기(Current Mirror, 10)와; 상기 전류반복기(10)에서 출력한 전류를 인가하는 엔-모스 트랜지스터(NM1)(NM2)와; 상기 엔-모스 트랜지스터(NM1)와 접지사이에 위치하여 상기 엔-모스 트랜지스터(NM1)에서 출력하는 전류의 양을 조절하는 저항(R1)으로 구성된 것으로, 이와 같이 구성된 종래 회로의 동작과정을 설명하면 다음과 같다.FIG. 1 is a circuit diagram of a conventional reference voltage generator. As shown in FIG. 1, a current for applying a current applied from a power supply voltage VCC through a source and outputting a current applied to the source to a drain by a current applied to a gate is shown in FIG. A current repeater (Current Mirror) 10 which is a circuit composed of first and second P-MOS transistors PM1 and PM2 to continuously generate the same current; N-MOS transistors NM1 and NM2 for applying a current output from the current repeater 10; The resistor R1 is disposed between the N-MOS transistor NM1 and the ground to adjust the amount of current output from the N-MOS transistor NM1. As follows.

모든 모스 트랜지스터들은 포화(Saturation)영역에서 동작을 하는데, 도1의 피-모스 트랜지스터(PM1),(PM2)로 이루어져 있는 전류반복기(10)에서 같은 전류를 출력하으로, 엔-모스 트랜지스터(NM1)(NM2)와 저항(R1)과의 관계는 다음의 식1과 같다.All MOS transistors operate in the saturation region, and the same current is output from the current repeater 10 including the P-MOS transistors PM1 and PM2 of FIG. 1, and the N-MOS transistor NM1. ) The relationship between NM2 and resistance R1 is shown in Equation 1 below.

Figure pat00001
Figure pat00001

Figure pat00002
------------------------- (식1)
Figure pat00002
------------------------- (Equation 1)

여기서,

Figure pat00003
이다.here,
Figure pat00003
to be.

상기 식에서, { V}_{GS } 는 게이트와 소오스에 걸리는 전압, VT는 임계전압,μ는 이동도, { C}_{OX } 는 게이트 산화막 용량이다.In the above formula, {V} _ {GS} is the voltage across the gate and the source, VT is the threshold voltage, μ is the mobility, and {C} _ {OX} is the gate oxide film capacity.

그러므로, 출력되는 기준전압( { V}_{ref } )은 다음의 식2와 같다.Therefore, the output reference voltage {V} _ {ref} is as shown in Equation 2 below.

Figure pat00004
---------------- (식2)
Figure pat00004
---------------- (Eq. 2)

상기 기준전압(Vref)에 대한 온도계수는 다음의 식3과 같다.The temperature coefficient with respect to the reference voltage (Vref) is as shown in Equation 3 below.

Figure pat00005
-------------- (식3)
Figure pat00005
-------------- (Eq. 3)

상기 식3에서와 같이 온도의 변화에 의해 임계전압(VT)과 이동도(μ)가 변화하기 때문에 기준전압(VT)이 일정하게 유지되지 못하고 변동이 생긴다.As shown in Equation 3, since the threshold voltage VT and the mobility μ change due to the temperature change, the reference voltage VT cannot be kept constant and a change occurs.

상기와 같이 종래의 회로에 있어서 온도계수는 임계전압과 엔-모스 트랜지스터의 채널의 크기 및 저항 값에 의하여 정해지기 때문에 온도의 변화에 의한 기준전압의 변동이 생기는 경우, 이를 정확하게 보상해주지 못하는 문제점이 있었다.As described above, in the conventional circuit, the temperature coefficient is determined by the threshold voltage and the channel size and resistance value of the N-MOS transistor. Therefore, when the reference voltage fluctuates due to the change of temperature, the problem of failing to accurately compensate for this problem is difficult. there was.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 음의 온도계수를 갖는 회로와 양의 온도계수를 갖는 회로를 이용하여 기준전압이 온도의 변화에 둔감하도록한 기준전압 발생 회로를 제공함에 목적이 있다.Therefore, the present invention was devised to solve the above-mentioned problems, and the reference voltage is generated to be insensitive to the change in temperature by using a circuit having a negative temperature coefficient and a circuit having a positive temperature coefficient. The purpose is to provide a circuit.

도1은 종래 기준전압 발생기의 회로도.1 is a circuit diagram of a conventional reference voltage generator.

도2는 본 발명의 부특성 회로의 구성을 보인 회로도.Fig. 2 is a circuit diagram showing the configuration of a negative circuit of the present invention.

도3은 본 발명의 정특성회로의 구성을 보인 회로도.3 is a circuit diagram showing a configuration of a static circuit of the present invention;

도4는 본 발명의 기준전압 발생기의 회로도.4 is a circuit diagram of a reference voltage generator of the present invention.

도5는 본 발명의 모의실험 파형도5 is a simulation waveform diagram of the present invention

***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***

10, 40 : 전류반복기 20 : 정특성회로10, 40: current repeater 20: positive characteristic circuit

30 : 부특성회로 R1∼R3 : 저항30: Negative characteristic circuits R1 to R3: resistance

PM1∼PM6 : 피-모스 트랜지스터 NM1∼NM8 : 엔-모스 트랜지스터PM1-PM6: P-MOS transistor NM1-NM8: N-MOS transistor

이와 같은 목적을 달성하기 위한 본 발명의 구성은 온도가 높아지면 출력전압의 크기가 커지고, 반대로 온도가 낮아지면 출력전압이 작아지는 정특성회로와; 온도가 높아지면 출력전압의 크기가 작아지고, 반대로 온도가 낮아지면 출력전압이 커지는 부특성회로와; 소오스를 통해 전원전압(VCC)에서 인가한 전류를 입력받아 상기 정특성회로의 출력전류에 따라 게이트에 가해지는 전류에 의해 드레인으로 상기 소오스에 인가된 전류를 출력하는 피-모스 트랜지스터로 구성되어 동일한 전류를 계속해서 만들어 내는 회로인 전류반복기(Current Mirror)와; 드레인과 게이트가 서로 연결되어 있고, 상기 부특성회로 및 전류반복기에서 출력하는 전류를 입력받아 기준전압을 출력하는 엔-모스 트랜지스터로 구성함을 특징으로 한다.The configuration of the present invention for achieving the above object is a static circuit that the size of the output voltage is increased when the temperature is increased, and the output voltage is reduced when the temperature is lowered; A negative characteristic circuit, in which the magnitude of the output voltage decreases as the temperature increases, and in contrast, when the temperature decreases, the output voltage increases; It is composed of a P-MOS transistor that receives the current applied from the power supply voltage (VCC) through the source and outputs the current applied to the source to the drain by the current applied to the gate according to the output current of the positive characteristic circuit. A current mirror, which is a circuit for continuously generating current; A drain and a gate are connected to each other, and the N-MOS transistor is configured to receive a current output from the sub-characteristic circuit and the current repeater and output a reference voltage.

상기 부특성회로는 소오스를 통해 전원전압(VCC)에서 인가한 전류를 입력받아 게이트에 가해지는 전류에 의해 드레인으로 상기 소오스에 인가된 전류를 출력하는 제3, 제4 피-모스 트랜지스터로 구성되어 동일한 전류를 계속해서 만들어 내는 회로인 전류반복기(Current Mirror)와; 게이트에 입력되는 상기 전류반복기에서 출력한 전류에 의해 전류를 출력하는 제5 피-모스 트랜지스터와; 게이트에 공급된 상기 제4 피-모스 트랜지스터의 전류에 의해서 상기 제3 피-모스 트랜지스터에서 공급한 전류를 출력하는 제3 엔-모스 트랜지스터와; 게이트에 공급된 상기 제3 엔-모스 트랜지스터의 전류에 의해 상기 제4 피-모스 트랜지스터에서 공급한 전류를 출력하는 제4 엔-모스 트랜지스터와; 상기 제3 엔-모스 트랜지스터와 접지사이에 위치하여 상기 제3 엔-모스 트랜지스터에서 출력하는 전류의 양을 조절하는 저항으로 구성함을 특징으로 한다.The sub-characteristic circuit is composed of third and fourth P-MOS transistors which receive a current applied from a power supply voltage VCC through a source and output a current applied to the source to a drain by a current applied to a gate. A current mirror which is a circuit for continuously generating the same current; A fifth P-MOS transistor for outputting a current by the current output from the current repeater input to the gate; A third N-MOS transistor for outputting a current supplied from the third P-MOS transistor by a current of the fourth P-MOS transistor supplied to a gate; A fourth N-MOS transistor for outputting a current supplied from the fourth P-MOS transistor by the current of the third N-MOS transistor supplied to a gate; And a resistor positioned between the third N-MOS transistor and ground to adjust an amount of current output from the third N-MOS transistor.

상기 정특성회로는 전원전압에서 인가하는 전류의 양을 조절하는 저항과; 게이트에 상기 저항을 통해 가해지는 전류의 크기에 반비례하여 상기 전원전압에서 인가하는 전류를 출력하는 제6 피-모스 트랜지스터와; 게이트에 가해지는 상기 제6 피-모스 트랜지스터에서 출력한 전류의 양에 반비례하여 상기 저항을 통해 입력된 전류를 출력하는 제7 피-모스 트랜지스터와; 드레인과 게이트가 서로 연결되어 있고, 게이트에 가해지는 상기 제7 피-모스 트랜지스터에서 출력하는 전류에 비례하여 전류를 출력하는 제5 엔-모스 트랜지스터와; 게이트에 가해지는 상기 제7 피-모스 트랜지스터에서 출력하는 전류에 비례하여 상기 제6 피-모스 트랜지스터에서 출력한 전류를 출력하는 제6 엔-모스 트랜지스터와; 게이트에 가해지는 상기 제7 피-모스 트랜지스터에서 출력하는 전류에 비례하여 전류를 출력하는 제7 엔-모스 트랜지스터로 구성함을 특징으로 한다.The static circuit includes a resistor for adjusting an amount of current applied from a power supply voltage; A sixth P-MOS transistor outputting a current applied from the power supply voltage in inverse proportion to a magnitude of a current applied to the gate through the resistor; A seventh P-MOS transistor outputting a current input through the resistor in inverse proportion to an amount of current output from the sixth P-MOS transistor applied to a gate; A fifth N-MOS transistor having a drain and a gate connected to each other and outputting a current in proportion to a current output from the seventh P-MOS transistor applied to the gate; A sixth N-MOS transistor configured to output a current output from the sixth P-MOS transistor in proportion to a current output from the seventh P-MOS transistor applied to a gate; And a seventh N-MOS transistor configured to output a current in proportion to the current output from the seventh P-MOS transistor applied to the gate.

이하, 본 발명에 따른 실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도2는 본 발명의 부특성회로의 구성을 보인 회로도이고, 도3은 본 발명의 정특성회로의 구성을 보인 회로도이며, 도4는 본 발명의 기준전압 발생기의 구성을 보인 회로도로서, 이에 도시한 바와 같이 부특성회로(30)의 제5 피-모스 트랜지스터(PM5)에서 출력한 전류(I1)는 다음의 식4와 같다.FIG. 2 is a circuit diagram showing the configuration of the subcharacteristic circuit of the present invention, FIG. 3 is a circuit diagram showing the configuration of the static characteristic circuit of the present invention, and FIG. 4 is a circuit diagram showing the configuration of the reference voltage generator of the present invention. As described above, the current I1 output from the fifth P-MOS transistor PM5 of the sub-characteristic circuit 30 is expressed by Equation 4 below.

Figure pat00006
Figure pat00006

Figure pat00007
------------------- (식4)
Figure pat00007
------------------- (Eq. 4)

상기 식4에서 전류(I)를 작게하고, 채널의 크기(

Figure pat00008
)를 크게함으로써, 두 번째 항을 첫 번째 항에 비하여 작게하여 무시할 수 있도록 하면
Figure pat00009
가 되어 부특성회로(30)에서의 제3, 제4 엔-모스 트랜지스터(NM3)(NM4)에서 가지는 온도계수는 다음의 식5와 같이 된다.In Equation 4, the current I is reduced and the size of the channel (
Figure pat00008
) By making the second term smaller than the first term so that it can be ignored
Figure pat00009
The temperature coefficients of the third and fourth N-MOS transistors NM3 and NM4 in the sub-characteristic circuit 30 are as shown in Equation 5 below.

Figure pat00010
------------------------ (식5)
Figure pat00010
------------------------ (Eq. 5)

결국, 상기 제3, 제4 엔-모스 트랜지스터(NM3)(NM4)는 음의 온도계수를 갖는다.As a result, the third and fourth N-MOS transistors NM3 and NM4 have negative temperature coefficients.

또한, 도3 및 도4에 도시한 바와 같이 전류반복기(40)에서 정특성회로(20)의 제7 엔-모스 트랜지스터(NM7)로 출력되는 전류(I2)는 다음의 식6과 같다.3 and 4, the current I2 output from the current repeater 40 to the seventh N-MOS transistor NM7 of the positive circuit 20 is expressed by Equation 6 below.

Figure pat00011
---------------------------------- (식6)
Figure pat00011
---------------------------------- (Eq. 6)

정특성회로(20)의 제6, 제7 피-모스 트랜지스터(PM6)(PM7)에서 가지는 온도의 계수는 다음의 식7과 같다.The coefficient of temperature of the sixth and seventh P-MOS transistors PM6 and PM7 of the static characteristic circuit 20 is expressed by Equation 7 below.

Figure pat00012
---------------------- (식7)
Figure pat00012
---------------------- (Eq. 7)

결국, 상기 제6, 제7 피-모스 트랜지스터(PM6)(PM7)는 양의 온도계수를 갖는다.As a result, the sixth and seventh P-MOS transistors PM6 and PM7 have positive temperature coefficients.

도4는 상기 정특성회로(20)와 부특성회로(30)를 결합하여 구성한 것이므로, '노드(1)'에서의 전류의 크기는 다음의 식8과 같다.4 is a combination of the positive characteristic circuit 20 and the negative characteristic circuit 30, the magnitude of the current in the 'node (1)' is as shown in Equation 8.

Figure pat00013
-------------------- (식8)
Figure pat00013
-------------------- (Eq. 8)

상기 식8에서와 같이 저항(R2),(R3)을 이용하여 온도계수를 조절하여 서로 상쇄시킬 수 있다.As in Equation 8, it is possible to offset each other by adjusting the temperature coefficient using the resistors R2 and R3.

이상에서 설명한 바와 같이 본 발명 기준전압 발생기는 온도에 대한 음의 온도계수와 양의 온도계수를 서로 상쇄시켜 온도가 변화하더라도 안정된 기준전압을 유지할 수 있는 효과가 있다.As described above, the reference voltage generator of the present invention has an effect of maintaining a stable reference voltage even when the temperature changes by canceling the negative and positive temperature coefficients with respect to the temperature.

Claims (3)

온도가 높아지면 출력전압의 크기가 커지고, 반대로 온도가 낮아지면 출력전압이 작아지는 정특성회로와; 온도가 높아지면 출력전압의 크기가 작아지고, 반대로 온도가 낮아지면 출력전압이 커지는 부특성회로와; 소오스를 통해 전원전압(VCC)에서 인가한 전류를 입력받아 상기 정특성회로의 출력전류에 따라 게이트에 가해지는 전류에 의해 드레인으로 상기 소오스에 인가된 전류를 출력하는 피-모스 트랜지스터로 구성되어 동일한 전류를 계속해서 만들어 내는 회로인 전류반복기(Current Mirror)와; 드레인과 게이트가 서로 연결되어 있고, 상기 부특성 회로 및 전류반복기에서 출력하는 전류를 입력받아 기준전압을 출력하는 엔-모스 트랜지스터로 구성하여 된 것을 특징으로 하는 기준전압 발생기.A static circuit for increasing the output voltage when the temperature increases and decreasing the output voltage when the temperature decreases; A negative characteristic circuit, in which the magnitude of the output voltage decreases as the temperature increases, and in contrast, when the temperature decreases, the output voltage increases; It is composed of a P-MOS transistor that receives the current applied from the power supply voltage (VCC) through the source and outputs the current applied to the source to the drain by the current applied to the gate according to the output current of the positive characteristic circuit. A current mirror, which is a circuit for continuously generating current; And a drain and a gate connected to each other, and configured as an N-MOS transistor for receiving a current output from the sub-characteristic circuit and the current repeater and outputting a reference voltage. 제1항에 있어서, 상기 정특성회로는 전원전압에서 인가하는 전류의 양을 조절하는 저항과; 게이트에 상기 저항을 통해 가해지는 전류의 크기에 반비례하여 상기 전원전압에서 인가하는 전류를 출력하는 제6 피-모스 트랜지스터와; 게이트에 가해지는 상기 제6 피-모스 트랜지스터에서 출력한 전류의 양에 반비례하여 상기 저항을 통해 입력된 전류를 출력하는 제7 피-모스 트랜지스터와; 드레인과 게이트가 서로 연결되어 있고, 게이트에 가해지는 상기 제7 피-모스 트랜지스터에서 출력하는 전류에 비례하여 전류를 출력하는 제5 엔-모스 트랜지스터와; 게이트에 가해지는 상기 제7 피-모스 트랜지스터에서 출력하는 전류에 비례하여 상기 제6 피-모스 트랜지스터에서 출력한 전류를 출력하는 제6 엔-모스 트랜지스터와; 게이트에 가해지는 상기 제7 피-모스 트랜지스터에서 출력하는 전류에 비례하여 전류를 출력하는 제7 엔-모스 트랜지스터로 구성하여 된 것을 특징으로 하는 기준전압 발생기.2. The circuit of claim 1, wherein the static circuit includes: a resistor for adjusting an amount of current applied from a power supply voltage; A sixth P-MOS transistor outputting a current applied from the power supply voltage in inverse proportion to a magnitude of a current applied to the gate through the resistor; A seventh P-MOS transistor outputting a current input through the resistor in inverse proportion to an amount of current output from the sixth P-MOS transistor applied to a gate; A fifth N-MOS transistor having a drain and a gate connected to each other and outputting a current in proportion to a current output from the seventh P-MOS transistor applied to the gate; A sixth N-MOS transistor configured to output a current output from the sixth P-MOS transistor in proportion to a current output from the seventh P-MOS transistor applied to a gate; And a seventh N-MOS transistor configured to output a current in proportion to the current output from the seventh P-MOS transistor applied to the gate. 제1항에 있어서, 상기 부특성회로는 소오스를 통해 전원전압(VCC)에서 인가한 전류를 입력받아 게이트에 가해지는 전류에 의해 드레인으로 상기 소오스에 인가된 전류를 출력하는 제3, 제4 피-모스 트랜지스터로 구성되어 동일한 전류를 계속해서 만들어 내는 회로인 전류반복기(Current Mirror)와; 게이트에 입력되는 상기 전류반복기에서 출력한 전류에 의해 전류를 출력하는 제5 피-모스 트랜지스터와; 게이트에 공급된 상기 제4 피-모스 트랜지스터의 전류에 의해서 상기 제3 피-모스 트랜지스터에서 공급한 전류를 출력하는 제3 엔-모스 트랜지스터와; 게이트에 공급된 상기 제3 엔-모스 트랜지스터의 전류에 의해 상기 제4 피-모스 트랜지스터에서 공급한 전류를 출력하는 제4 엔-모스 트랜지스터와; 상기 제3 엔-모스 트랜지스터와 접지사이에 위치하여 상기 제3 엔-모스 트랜지스터에서 출력하는 전류의 양을 조절하는 저항으로 구성하여 된 것을 특징으로 하는 기준전압 발생기.3. The third and fourth blood cells of claim 1, wherein the sub-characteristic circuit receives a current applied from a power supply voltage VCC through a source and outputs a current applied to the source to a drain by a current applied to a gate. A current mirror, which is a circuit composed of MOS transistors for continuously generating the same current; A fifth P-MOS transistor for outputting a current by the current output from the current repeater input to the gate; A third N-MOS transistor for outputting a current supplied from the third P-MOS transistor by a current of the fourth P-MOS transistor supplied to a gate; A fourth N-MOS transistor for outputting a current supplied from the fourth P-MOS transistor by the current of the third N-MOS transistor supplied to a gate; And a resistor positioned between the third N-MOS transistor and ground to adjust an amount of current output from the third N-MOS transistor.
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