JPS60112126U - グリツチ除去回路 - Google Patents

グリツチ除去回路

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Publication number
JPS60112126U
JPS60112126U JP20307483U JP20307483U JPS60112126U JP S60112126 U JPS60112126 U JP S60112126U JP 20307483 U JP20307483 U JP 20307483U JP 20307483 U JP20307483 U JP 20307483U JP S60112126 U JPS60112126 U JP S60112126U
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JP
Japan
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circuit
amplifier
glitch removal
removal circuit
glitch
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JP20307483U
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JPH0221803Y2 (ja
Inventor
駿 高木
Original Assignee
横河・ヒユ−レツト・パツカ−ド株式会社
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は従来のグリッチ除去回路を示す回路図、第２図
は本考案の一実施例のグリッチ除去回路を組み込んだ回
路を示す回路図、第３図は第２図中の回路におけるグリ
ッチ除去の動作を示すタイムチャート、第４図は第２図
中のスイッチ部のチャージ・インジェクションによるノ
イズを打ち消す動作を示すタイムチャート、第５図は第
２図中の回路における帯域制限処理の一例を示す図であ
る。 １・・・・・・電流出力ディジタル・アナログ変換器、
７・・・・・・制御論理回路、９・・・・・・ラッチ、
１１・・・・・・ワンショット回路、Ｌ・・・・・・ラ
ッチ信号、Ｑｌ、Ｑ２・・・・・・ＦＥＴ１ｕ１．ｕ２
．Ｕｌ、Ｕ２・・・・・・増幅器。

Claims (2)

    【実用新案登録請求の範囲】
  1. （１）直列接続された第１及び第２の増幅器の間に帯域
    制限回路が直列に挿入されて成る増幅回路内の前記第１
    の増幅器の出力部と前記帯域制限回路との間に直列に挿
    入されるグリッチ除去回路であって、 前記帯域制限回路は前記第２の増幅器の入力部に並列接
    続されたキャパシタを含む様に構成され、 前記増幅回路に入力される信号にグリッチが含まれる時
    間帯を示す信号を入力して該時間帯において開くスイッ
    チを設け、 前記時間帯においては前記キャパシタに保持された電圧
    が前記第２の増幅器に与えられる様にしたグリッチ除去
    回路。
  2. （２）実用新案登録請求の範囲第１項記載のグリッチ除
    去回路において、 前記スイッチと前記第２増幅器との間に前記スイッチの
    開閉に応答して所定の電荷を与える回路を設けたことを
    特徴とするグリッチ除去回路。
JP20307483U 1983-12-29 1983-12-29 グリツチ除去回路 Granted JPS60112126U (ja)

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JPH0221803Y2 JPH0221803Y2 (ja) 1990-06-12

Family

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017055338A (ja) * 2015-09-11 2017-03-16 株式会社半導体エネルギー研究所 半導体装置、及び電子機器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5424320U (ja) * 1977-07-21 1979-02-17
JPS54109749A (en) * 1978-02-17 1979-08-28 Victor Co Of Japan Ltd Switching noise deleting circuit

Patent Citations (2)

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