JPS5996635U - 積和回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】

図面はこの考案の積和回路の１実施例を示し、第１図は
結線図、第２図ａ、　　ｂそれぞれは第１因の各ゲート
回路の詳細な結線図である。 Ｃ１，〜ＣＭＮ・・・主コンデンサ、０１０〜ＣＭＯ・
・・副コンデンサ、Ｃ３・・・寄生容量、６１〜ＧＭ・
・・ゲートブロック、Ｇ工□〜ＧＭＮ・・・ゲート回路
、Ｓ□１　”’ＳＭＮ・・・主コン　　　２デンサ出力
用ス不ツチ体、Ｓ１０〜ＳＭＯ・・・副コンデンサ入力
用スイッチ体、Ｓｃ１〜ＳｃＭ・・・残留電荷放出用ス
イッチ体、５ｏｕｔ・・・補助スイッチ体、Ｄ工、〜　
　　“ＤＭＮ・・・デジタル信号、ｖＡ□〜■ＡＭ、■
Ａ１′〜■ＡＭ′・・・アナログ信号、Ｓ１〜ＳＭ・−
・サインデータ、ＳＰ・・・サンプリングパルス、ＳＰ
・・・反転サンプリング−パルス。

Claims (1)

1. 【実用新案登録請求の範囲】 ■　Ｎビットのデジタル信号、２種のアナログ信号およ
   び、該両アナログ信号のいずれか一方を選択するための
   サインデータが入力される第１ないし第Ｍゲートブロッ
   クそれぞれに、前記デジタル信号の各ビットに対応して
   設けられたＮ個のコン≠ンサと、サンプリングパルスの
   入力時に、論理１のビットに対応するコンデンサを前記
   サインデータにより選択されたアナログ信号により充電
   し、論理０のビットに対応するコンデンサを放電接地す
   るＮ個めゲート回路と、前記サンプリングパルスの非入
   力時に導通し前記各コンデンサと前記各ゲートブロック
   の共通出力端子との間それぞれを閉路するＮ個のスイッ
   チ体とを備えるとともに、前記各ゲートブローツクの前
   記Ｎ個のコンアンサそれぞれの容量を、前記デジタル信
   号のビット位置に対応して（２ｉ−９・ｃｏ（ｉ＝１．
   ・・・、Ｎ１Ｃｏは定数）に設定し、−前記共通出力端
   子に、前記サインデータにより選択されたＭ個のアナロ
   グ信号と、Ｍ個の前記デジタル信号との積の和からなる
   積和信号を得るようにしたことを特徴とする積和回路。 ■　サンプリングパルスの入力時に導通し、共通出力端
   子を接地電位に保持する補助スイッチ体を備え、前記共
   通出力端子の寄生容量による積和信号の誤差を排除する
   ようにした巳とを特徴−とする実用新案登録請求の範囲
   第１項に記載の積和回路。　　　　　　　　　　　　　
   　　　　−へ