JPS59880B2 - ケイキエンカクソクテイホウシキノタメノ チヨクセツニユウリヨクコウデンシキパルスハツセイキ - Google Patents

Description

【発明の詳細な説明】 本発明は、パルスで作動される計器遠隔測定方式のため
の直接入力光電式パルス発生器、特にパルス発生器で発
生され伝送されるパルスを単純化し且つ制（財）して、
伝送パルスを受信する記録装置を単純化するための低電
力ディジタル１、Ｃｏ（集積回路）構造を備えた上述の
パルス発生器に関する。

米国特許第３、７３３、４９３号明細書には、積算電力
計型の需給計器の回転速度に応答して計器データ、パル
スを発生するために、電力測定分野で使用するのに適し
た放射応答式光電パルス発生器が開示されている。

従来方式においては、計器の回転運動に応答してパルス
を発生するために種々な方法が採用されており、出力パ
ルス発生器は水銀湿潤リレーのようなラッチ型３線接触
デバイスによつて形成されている。極めて低温の環境下
において、このようなリレーを充分に作動させるために
は往々にして大電流値が要求され、一般に効率が悪い。
また、リレーは、パルス発生器出力とデータ受信記録回
路とを効果的に隔離するものであるので、パルス発生回
路およびデータ記録回路双方を給電するのに別個の電源
が要求されている。計器軸運動速度に応答してパルス速
度を変える（このことは当該技術分野で一定Ｍ，と称さ
れている）ための機械的制薗手段は、全べての用途に対
して必らずしも満足なものではない。パルス発生機構に
おける反射パターン付円板またはドラムを５駆動するの
に使用される歯車比もしくは変速比ならびにパルス発生
器の反射パターンのパルス発生指標を形成する反射性セ
グメントの数が原因となつて、しばしば部品の相当な交
換が要求され、そして計器軸の望ましくない負荷および
計器ハウジング内で利用可能な空間上の要因から制限が
課せられている。計器軸の１回転当り１パルス以下の比
は、往々にして歯車比を変ることによつてのみ可能であ
り、他方軸回転当りの高い出力パルス数は、軸で駆動さ
れるパターン部材の反射セグメントの数を増やすことに
よつてしか達成できないことがしばしばある。需給計器
測定遠隔計測方式で使用されているデータの磁気記録装
置においては、電力計軸速度が１時間当り６６７０回転
もの大きさに達することがあり、その結果パルス発生器
からは２つの反射性セグメントを用いた場合、１時間当
り１３０００パルスを越えるパルスが発生されるが、磁
気記録装置を備えたデータ．パルス受信器は、１時間当
り僅か７０００パルスしか処理できないことがあり得る
。

これを是正するためには、放射ピツクアツプ感知器で発
生されるパルスの数を、計器速度に比例した一層低いパ
ルス速度が得られるように分割しなくてはならない。本
発明の主たる目的は、計器遠隔測定方式で用いられるパ
ルス発生器において計器データ．パルスを発生し記録す
るのに要求される要素を単純化し且つその数を減少し、
しかも機械的部品に由る好ましくない動作特性および信
頼度を改善し、さらには斯種遠隔測定方式に要求される
電力を減少し、そしてパルス発生器の出力パルス率の制
御に大きな隔通性を持たせてそれにより所与の積算電力
計の軸回転に対し種々な所望のパルス比を得るようにす
ることである。

上述した目的を達成するために、本発明は測定される電
力量に関連する速度で回転される回転可能な計器運動機
構から計測データを伝送する計器遠隔測定方式のための
直接入力光電式パルス発生器であつて交流電源に接続可
能な整流手段を含み直流電源を形成し内蔵する電力供給
回路と、この電力供給回路に接続された第１および第２
の放射源ピツクアツプ対とを備え、前記第１および第２
の対の各々が固体放射発生源と固体放射応答ピツクアツ
プを有し、前記各対の前記放射応答ピツクアツプが前記
計器運動機構の回転速度に対応する速度で前記放射源か
らの反射される放射によつて交互に付活されるものにお
いて、前記電力供給回路内の前記直流電源から給電され
る低電力固体デイジタル集積回路パツケージおよび出力
手段を設け、前記集積回路パツケージが１つのセツトお
よびりセツト入力ならびに１つのＱおよびＱ論理出力を
有する１つのフリツプ．フロツプを含み、前記１つのセ
ツトおよびりセツト入力が前記放射応答ピツクアツプの
各々に別個に接続され、前記１つのＱおよびＱ論理出力
が各々前記放射応答ピツクアツプの前記交互の付活に応
答して交互に高論理状態と低論理状態にラツチされ、前
記出力手股が前記１つのＱおよびＱ出力に接続された第
１および第２の端子手段を含み遠隔測定方式のデータ受
信手段に接続可能であつて、２つの反対の極性のうちい
ずれかの極性を有する連続した電流パルスが前記１つの
ＱおよびＱ出力における前記交互の論理状態と低論理状
態に応じて前記直流電源から前記出力手段に供給される
ようにしたことを特徴とする計器遠隔測定方式のための
直接入力光電式パルス発生器、に在る。

以下、図面を参照し本発明の好ましい具体例について説
明するが、それに先立つて本発明を梗概的に述べると、
計器遠隔測定．記録方式のための直接入力光電式パルス
発生器は、ＱおよびＱ出力において高論理状態と低論理
状態に状態を切換える低電力のＣＭＯＳデイジタル集積
回路パツケージ（フリツプ．フロツプ回路機能を果す）
を有する。

論理状態は、計器運動機構により駆動される反射パター
ンの回転速度で付活される放射応答源一ピツクアツプ対
の交互の付活に応答して反転する・。フリツプ．フロツ
プの出力は、反対方向の出力電流を直接磁気記録装置の
ような計器遠隔測定受信器に供給する作用をなす。この
場合、出力電流の各極性遷移は反射パターンのセグメン
トの検出に応答する。複フリツプフロツプのＣＭＯＳデ
イジタル集積回路パツケージの出力部に、低電力のＣＭ
ＯＳデイジタル集積回路パツケージ（予め設定可能な除
数Ｎの割算計数器の機能を果す）を接続することにより
、パルス発生回路にはパルス分割回路が設けられる。パ
ルス分割選択デバイスが設けられて、このデバイスは、
反射性セグメントが検出される速度もしくはその速度の
任意の商に等しい種々な所望のパルス速度を発生するよ
うに位置設定が可能である。遠隔記録受信器との直接接
続に由り、パルス発生回路出力部間のスイツチ接点を省
略することができ、さらに記録装置とパルス発生器に別
個の電力供給回路を設けることは不要で、パルス発生器
で発生されたパルス．データ情報を直接記録装置データ
受信器のデータ記録回路に転送することができる。さて
、図面を参照して説明するに、図面中同じ参照数字は、
同じもしくは類似の部品を指すものとする。

第１図には、負荷監視記録装置と称される型の計測デー
タ記録装置１０が示されている。尤つとも本発明はこの
型の装置に限定されるものではない。この装置１０は、
積算電力計１２を収容したハウジング１１を備えている
。電力計１２は、装置１０の第１の主ユニツトを形成し
、かつ直接入力光電式パルス発生器１４を有する。磁気
テープ記録装置１６は、装置１０の第２の主ユニツトを
形成する。パルス発生器１４および記録装置１６につい
ては後節で詳述する。電力計１２は電力利用会社等で使
用されている積算型のもので、導電性の円板１８を担持
するための回転自在の軸１７を有する電気応答性の計測
運動機構を含みかつ電圧巻線１９および電流巻線２０を
有する電磁部分を含んでいる。

巻線１９および２０は、利用者の負荷２４にサービスす
る電力線路導体２２および２３に適当に接続されておつ
て、負荷２４に供給される電気エネルギに対応する予め
定められた回転速度で円板１８が電磁的に１駆動される
ようになつている。典型的な例として電力計１２は、測
定された電気エネルギ消費量をキロワツト時で表示する
ためのダイヤル．レジスタ２５を備えることができる。
電力計１２は、測定し記録しようとする電力レベルに対
応する種種な定格の積算電力計の使用を容易にするため
に、ハウジング１１内に取り外し自在に取付けられてい
る。電力計１２には、公知の形態のプラスチツク計器カ
バー２６を備えたハウジングを設けるのが好ましい。パ
ルス発生器１４は、第２図に示す具体例では、電力計１
２のフレームに取付けられる。

このパルス発生器は、固体放射源および固体放射応答ト
ランジスタ対を含む第１および第２の光電放射源ピツク
アツプ対より構成される感知ヘツド２８を一般に備えて
いる。上記放射源−ピツクアツプ対は、円板１８の底部
に配置された反射性指標マークもしくはセグメント３０
Ａ，３０Ｂ，３０Ｃおよび３０Ｄのパターンに応答して
交互に作動されるように配向されている。セグメント３
０Ａおよび３０Ｃは、公知の仕方で、第１の放射源−ピ
ツクアツプ対を付勢するように円板１８の第１の共通の
円周上に配列され、他方セグメント３０Ｂおよび３０Ｄ
は、第２の放射源−ピツクアツプ対を付勢するように円
板１８の第２の共通の円周上に配列されている。これ等
２つの放射源−ピツクアツプ対は、第２図および第３図
に示すように、それ等から構成される感知ヘツド２８と
共にプリント回路板３２に取付けられた低電力集積回路
１Ｃ形態のパルス発生回路３１に接続されている。電力
計１２において、１対の導線３３Ａおよび３４Ａが、電
力線路導体２３および２２により構成される電源に接続
されている。さらに別の導線対３５Ａ，３６Ａおよび３
７Ａ，３８Ａがパルス発生器１４のパルス発生回路３１
に接続されている。これ等導線３３Ａ，３４Ａ，３５Ａ
，３６Ａ，３７Ａおよび３８Ａは、プラスチツク計器カ
バー２６の孔４０を貫通してコネクタ４１で終端してい
る。このコネクタ４１の端にはコネクタ４２が咬合し、
そしてこのコネクタ４２には導線３３Ｂ，３４Ｂ，３５
Ｂ，３６Ｂ，３７Ｂおよび３８Ｂが接続されている。斯
くして、これ等導線は、コネクタ４１および４２を介し
、各々、導線３３Ａ，３４Ａ，３５Ａ，３６Ａ，３７Ａ
および３８Ａに接続されることになる。導線３５Ａ−３
５Ｂおよび３６Ａ−３６Ｂは、後述するように、記録装
置１６の電源装置４３からパルス発生回路３１に給電を
行ない、そして導線３７Ａ−３７Ｂおよび３８Ａ−３８
Ｂは、後述するように記録装置１６内のデータ記録回路
に直接入力を供給する。記録装置１６は一般に、公知の
性質の挿入可能なカートリツジ４６内に維持されている
磁気テープ４５上にデータ．パルスおよび時間々隔パル
スの零点非復帰ＮＲＺ記録を行なう。テープは、後の計
算機処理によるデータ翻訳のために、１ケ月の期間を含
む拡張された期間に亘つて記録される。電源装置４３は
、外側の端子４４Ａおよび４４Ｃ並びに中心タツプ端子
４４Ｂを有する１次巻線４３Ａを備えた変圧器を含んで
いる。これ等端子により、１２０ボルトかまたは２４０
ボルトを測定することに対応して、端子４４Ａ，４４Ｂ
および４４Ｃのうちの２つの端子に接続された導線３３
Ａ−３３Ｂおよび３４Ａ−３４Ｂからの電力線導体電源
への接続が可能になる。２つの２次巻線４３Ｂおよび４
３Ｃは記録回路ならびにパルス発生回路３１に給電する
。

２次巻線４３Ｂは時限モータ４６に給電する。

中心タツプ付２次巻線４３Ｃは、その外側端子で時間々
隔記録回路に２４ボルトを給電し、そして中心タツプ端
子と１つの外側端子との間の１２ボルトを記録装置端子
４７Ａおよび４７Ｂに加える。端子４７Ａおよび４７Ｂ
は、導線３５Ａ−３５Ｂおよび３６Ａ一３６Ｂを介して
１２ボルト電圧をパルス発生回路３１の電圧入力端子に
印加する。記録装置１６の時間々隔記録回路は、２次巻
線４３Ｃに接続されており、そして全波整流回路４９、
抵抗器５０、コンデンサ５１およびモータ４６に応答し
て作動されるカム制御スイツチ５２を有している。

スイツチ５２は、抵抗器５３および５３Ａ並びにコイル
５４Ａを有する時間々隔記録用磁気ヘツド５４を介して
コンデンサ５１を周期的に放電する。テープ駆動部（図
示せず）および時間々隔記録回路は、コンデンサ５１の
放電を行なつて、典型的には１５分、３０分または６０
分間隔或いはまた所望によりその他の時間々隔で、バイ
アス点復帰時間パルスを発生せしめる。本発明の１つの
重要な特徴によれば、記録装置１６には、抵抗器５７と
直列に記録装置端子５８Ａおよび５８Ｂ間に接続された
コイル５６Ａを有するデータ記録用磁気ヘツド５６によ
つて比較的簡単なデータ記録回路が設けられる。導線３
７Ａ３７Ｂおよび３８Ａ−３８Ｂは各々端子５８Ａおよ
び５８Ｂに接続されていて、パルス発生回路３１の出力
を直接、データ記録用磁気ヘツド５６を有するデータ記
録回路に供給する。第２図には、計測データ記録装置１
０から切離された電力計１２およびパルス発生器のプリ
ント回路板３２の取付け方法が示されている。

プリント回路板３２は１対のねじ６０によつて、円板１
８の下側で装置フレーム６１に固着されている。１部を
切除して示されている電力計の名板６２が、プリント回
路板３２の前面を実質的に覆うために、１対のねじ６５
によりフレーム６１の前部突出ボス６３および６４の端
部に固着されている。

感知ヘツド２８はねじ６６によつてプリント回路板３２
に固定され、そして２つの放射源および２つの放射応答
トランジスタ（第４図）は配線６７によつてパルス発生
回路３１の回路要素に接続されている。プリント回路板
３２上に取付けられた別別の回路要素は、後述する第４
図の回路図において同じ参照数字で示されている要素に
対応する。ＣＭＯＳまたはＣＯＳ／ＭＯＳ（相補形金属
一酸化物一シリコン）トランジスタ型の３つの低電力固
体デイジタル集積回路パツケージ７０，７１および７２
が、パルス発生回路３１において重要な利点を提供する
。第２図で見てプリント回路板３２の左側には、パルス
分割選択ピン．コネクタ７４が設けられている。

中央のピン７５は、８本のピン７６，７７，７８，７９
，８０，８１，８２および８３により囲まれている。図
示してはないけれども、ピン７６ないし８３には、第２
図に示したプリント回路板３２上で各々符号［２」，「
４」，「６］，「８」，「１０」，「１２」，「１６」
，および「２０」を付けることができる。と言うのは、
これ等のピンは、パルス発生回路３１により与えられる
パルス分割比２：１，４：１，６：１，８：１，１０：
１，１２：１，１６：１および２０：１に対応するから
である。このような異なつたパルス比を得るために、中
央のピン７５と外側のピンのうちの選ばれた１本のピン
との間には、ジアッパ接続８５が設けられる。例えば、
ピン７６は第２図に示すようにピン７５に接続されて、
２対１のパルス分割比を設定する。このジアッパ接続８
５は中央のピン７５と選ばれた外側のピンとの間にスト
リツプ導体をろう付けすることにより設けることができ
る。或いはまた、ピンの端と咬合するソケツト端を有す
る導線でジアッパ接続を行なつても良い。別法として、
パルス分割選択ピン．コネクタ７４の代りに、同じ予め
定められた選択接続を行う８桁のロータリ選択スイツチ
を用いることもできる。第１図および第４図に示す導線
３５Ａおよび３６Ａは、プリント回路板３２の左側に接
続されてパルス発生器回路３１に電源電圧を給電する（
なお、このことは第２図には示されていない）。第２図
に示すプリント回路板３２の右側には、第４図にも示さ
れている各々３つのピン８７，８８，８９および９０，
９１，９２から成る２つのピン群が設けられる。

ピン８８および９１は、パルス発生回路のパルス出力を
導線３７Ａおよび３８Ａに供給してそれにより記録装置
１６のデータ記録回路に直接々続するための出力ピン端
子を構成する。ジアッパ線９４および９５が、各々、ピ
ン８８，８７間および９１，９０間に接続可能であり、
このようにすればパルス発生回路３１の１対１のパルス
分割比出力が得られる。また、ピン８８，８９間および
９１，９２間には各々ジアッパ導線９４および９５を接
続することができ、このようにすれば、選択ピン．コネ
クタ７４に選ばれたパルス分割比を設定することができ
る。このようにして、反射性セグメント３０Ａ，３０Ｂ
，３０Ｃおよび３０Ｄが感知ヘツド２８間の放射源ピツ
クアツプ対により検出される速度は、ピン８８および９
１に同じ割合で発生されるかまたは選択ピン．コネクタ
７４で選ばれた上述のパルス分割比で発生されることに
なる。第３図には、第２図に示す電力計取付け部から分
離されたプリント回路板３２の頂面図が示されている。

感知ヘツド２８は２つのパツク組立体２８Ａおよび２８
Ｂを有し、そしてこれ等組立体各々は発射され且つ反射
された放射を指向するための角度を以つて配置されたキ
ヤビテイ対９７Ａ，９７Ｂおよび９８Ａ，９８Ｂを有し
ている。これ等キヤビテイは、組立体２８Ａおよび２８
Ｂの各各に含まれている放射源−ピツクアツプ対の各々
の間における光学的結合を助ける。次に第４図を参照す
るに、この図には上述したプリント回路板３２に担持さ
れている直接入力光電式パルス発生器のパルス発生回路
３１の回路図が示されている。

記録装置１６の電源装置４３は、図示のように１２ボル
トの２次巻線４３Ｃおよび導体３５Ａ，３６Ａから電力
人力回路１００に給電を行ない、プリント回路板３２上
のパルス発生回路３７に対して整流および電圧調整を行
う。慣用の整流ダイオード１０２，１０３，１０４およ
び１０５を含む全波整流器ブリツジの入力端子間に電力
入力用導線３５Ａおよび３６Ａを接続する１対の線路の
うちの１つの導体線路に抵抗器１０１が接続されている
。平滑コンデンサ１０７が整流器ブリツジの出力端子間
に接続されており、そしてツエナ電圧調整ダイオード１
０８が抵抗器１０９とはしご形に接続されておつて、こ
の場合、パルス発生回路３１の正の給電導体１１０は、
ツエナーダイオード１０８および抵抗器１０９間に接続
されている。＋７．５程度の調整された直流電圧が、接
地されている基準導体１１２と給電導体１１０との間に
発生される。ＣＭＯＳ集積回路パツケージ７０，７１お
よび７２のためのＤ電圧は導体１１０から給電され、そ
してＶｓｓ電圧は導体１１２から給電される。第３図に
示す感知ヘツド．パツク組立体２８Ａに含まれている第
１の放射源−ピツクアツプ対は、発光ダイオードＬＥＤ
ｌｌ４により形成される放射発生体およびフオトトラン
ジスタ１１５により形成される放射応答ピツクアツプを
有する。

ＬＥＤｌｌ６およびフオトトランジスタ１１７はまた、
感知ヘツド．パツク組立体２８Ｂに収容されている第２
の放射源−ピツクアツプ対を構成する。ＬＥＤｌｌ４お
よび１１６は抵抗器１１８と直列に導体１１０および１
１２間に接続されて連続的に発光励起される。フオトト
ランジスタ１１５および１１７のコレクタ．エミツタ回
路は、各々、エミツタ接続抵抗器１１９および１２０を
有し、これ等抵抗器は、コレクタ．エミツタ回路の各々
を導体１１０および１１２間に接続している。フオトト
ランジスタ１１５および１１７のベースは、各々、ベー
スを接地基準導体１１２に接続するバイアス抵抗器１２
２および１２３を備えている。パルス発生回路３１の出
力は、ＣＭＯＳデイジタル集積回路パツケージ７０によ
り発生される。この集積回路パツケージ７０は、米国、
ニューシャーシ州、ソマービル所在のＲＣＡソリツド．
ステート．デイビジヨン（ＲＣＡＳＯｌｉｄＳｔａｔｅ
ＤｉｖｉｓｉＯｎ）から入手できる「ＲＣＡソリツド．
ステート１９７４データブツク．シリーズＳＳＤ２Ｏ３
Ｂ（ＲＣＡＳＯｌｉｄＳｔａｔｅ゛７４ＤａｔｅＢ００
ｋＳｅｒｉｅｓＳＳＤ−２０３Ｂ）一以下、ＲＣＡ社の
文献と称する一の第６８頁ないし第７３頁に掲載の記事
「ＣＯＳ／ＭＯＳデイジタル集積回路（ＣＯＳ／ＭＯＳ
ＤｉｇｉｔａＩＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔｓ
）」に記載されているＣＤ４Ｏｌ３ＡＥのようなセツト
．りセツト機能を有するデユアル（複）Ｄ型フリツプ．
フロツプとすることができる。第４図に示すように、２
つの同じデータ型フリツプ．フロツプ回路Ｆ／Ｆ１およ
びＦ／Ｆ２は、独立のデータ、セツト、りセツトおよび
クロツク入力ならびにＱおよびＱ出力を肩する。各フリ
ツプ．フロツプのデータ入力における論理レベルは、関
連のクロツク入力パルスの正方向遷移中、即ち立上り中
関連のＱ出力に転送される。フリツプ．フロツプは、次
続のトリガ．パルスが印加されるまで、高レベルかまた
は低レベルの状態にとどまることにより、ラツチ動作を
行なう。セツトまたはりセツト入力が高レベルであると
、フリツプ．フロツプＦ／Ｆ１およびＦ／Ｆ２のセツト
およびりセツトが行なわれる。フリツプ．フロツプＦ／
Ｆ１のＱ１およびＱ１出力はプリント回路板のピン８７
および９０各々に接続され、そしてフリツプ．フロツプ
Ｆ／Ｆ２のＱ２およびＱ２出力は、ピン８９および９２
に接続されている。

既述のジアッパ導線９４および９５の位置に依存して、
電力計データ．パルス出力導線３７Ａおよび３８Ａは、
データ記録用磁気ヘツド５６をフリツプ．フロツプＦ／
Ｆ１またはＦ／Ｆ２の１つのＱおよびＱ出力に直接接続
する。本発明の１つの重要な特徴は、集積回路パツケー
ジ７０，７１および７２が、抵抗一トランジスタ論理回
路ＲＴＬｌダイオード−トランジスタ論理回路ＤＴＬｌ
トランジスタートランジスタ論理回路ＴＴＬおよびエミ
ツタ結合論理回路ＥＣＬのような中程度の電力または比
較的高い電力の固体集積回路とは異なる低電力のＣＭＯ
Ｓ集積回路型式のものである点である。上記のような種
類の論理回路は、その動作において、６０ｍＡ程度の大
きな零入力（休止時）電流を必要とし且つ２００ｍＷ程
度の零入力電力を要求するが、これに対してＣＭＯＳ集
積回路の動作条件は実質的に低く、零入力電流レベルは
１０μＡ程度、そして零入力電力は僅か１００μＷで足
りる。第４図に示すパルス発生回路３１、特に複もしく
はデユアル．フリツプ．フロツプから成る集積回路パツ
ケージ７０について詳細に説明すると、フリツプ．フロ
ップ０Ｆ／Ｆ１へのセツト１入力は、フオトトランジス
タ１１７のエミツタ抵抗器１２０に結合され、その結果
、反射性セグメントが、フオトトランジスタ１１７を導
通にすることにより検出された時には、高レベルの論理
信号がセツト１入力に加えられる。

りセツト１入力も同様にしてエミツタ抵抗器１１９に結
合され、その結果、反射性セグメントの検出でフオトト
ランジスタ１１５が導通にされると、高レベル論理信号
がりセツト１入力に加えられる。クロツク１、セツト２
およびりセツト２入力は用いられず、集積回路パツケー
ジ７０のＶｓｓ端子と共に、接地された導体１１２に接
続されている。データ２入力は、Ｑ２出力に接続されて
いる。集積回路パツケージ７０のＶＩ）Ｄ端子は、図示
のように、給電導体１１０に接続されている。上記のよ
うな接続で、Ｑ１およびＱ１出力は、高論理レベルと低
論理レベルとの間で状態を遷移し、データ記録用磁気ヘ
ツド５６を流れる電流を反転させる。ジアッパ導線９４
および９５が破線位置にあつてピン８７および９０に接
続されている場合には、パルス発生回路３１は１：１の
パルス比を有する出力を発生する。これは、後述のよう
に、集積回路パツケージ７２のパルス分割部が側路され
るためである。パルス発生回路３１の除数Ｎでの分割も
しくは割算動作を得るために、ＣＭＯＳデイジタル集積
回路パツケージ７２は、先に引用したＲＣＡ社の文献の
第９５頁ないし第９９頁に記載の予めセツト可能なＣＤ
４Ｏｌ８型のＮ分割計数器から構成される。

この集積回路パツケージ７２は、図示のように集積回路
ノマツケージ７０および７１に接続されることによつて
、計数器動作によるプログラム可能な分割もしくは割算
を実施することができる。また、ＣＭＯＳデイジタル集
積回路′マツケージ７１は、やはり上記の文献の第６１
頁ないし第６７頁に記載されているＣＤ４ＯｌｌＡＤ型
のカット２入力のＣＭＯＳナンド．ゲート（正論理）か
ら構成される。除数Ｎ割算計数を行なう集積回路パツケ
ージ７２は、接地された５つのジヤム入力、プリセツト
される可能化入力、Ｓｓ端子およびりセツト入力を有す
る。

データ入力は抵抗器１２５を介して接地され且つまたパ
ルス分割選択ピン．コネクタ７４の中央のピン７５に接
続されると共に、フリツプ．フロツプＦ／Ｆ２のクロツ
ク入力２に接続されている。集積回路パツケージ７２へ
のクロツク入力は、直接、除数「２」のピン７６および
フリツプ．フロツプＦ／Ｆ１のＱ１出力に接続されてい
る。集積回路パツケージ７２は、クロツク入力における
低レベルから高レベルの遷移（立上り）で計数を進める
だけであるから、集積回路パツケージ７２は、Ｑ１にお
いて、それに固有の除数「２」の割算機能を果す。この
ようにして、２つの反射性セグメントが検出される都度
、単一のクロツク信号が集積回路パツケージ７２に与え
られる。したがつて、集積回路パツケージ７２のＱ１出
力は、除数「４」のピンJモVに接続される。何故ならば
、Ｑ１出力は、通常、除数「２」の出力を発生するから
である。集積回路パツケージ７１の２入力ナンド．ゲー
ト１２７および１２８は、ピン７８において除数「６」
による割算出力を発生するのに要求され、そして、ピン
８０に除数「１０」の割算出力を発生するためにはナン
ド．ゲート１２９および１３０が必要とされる。

これは、奇数を含む数の積（２×３および２×５）によ
る割算が含まれるからである。ナンド．ゲート１２７お
よび１２９の各々の入力Ａ，ＢおよびＨ，Ｇは各々接続
し合わされて、それによりこれ等ナンド．ゲートはイン
バータ回路としての動作をなし、既述のＲＣＡ社の文献
の第９８頁に記載されているような接続を行なう。即ち
、ナンド．ゲート１２７の出力Ｊはピン７８の除数「６
］の割算出力に接続され、そしてナンド．ゲート１２７
の短絡入力ＡおよびＢはナンド．ゲート１２８の出力Ｋ
に接続される。ナンド．ゲート１２８の入力ＣおよびＤ
は集積回路パツケージ７２のＱ１および０２出力に接続
される。集積回路パツケージ７２の出力σ２は、通常は
、除数「２」の出力であつて除数「８」のピン７９に接
続される。ナンド．ゲー口３０の入力ＦおよびＥは集積
回路パツケージ７２のσ２およびＱ３出力に接続される
。ナンド．ゲート１３０の出力Ｌは、ナンド．ゲート１
２９の短絡入力ＨおよびＧに接続され、そしてナンド．
ゲー口２９の出力Ｍは、除数「１０」のピン８０に接続
される。除数「１２」，「１６」および「２０」のピン
８１，８２および８３は、集積回路パツケージ７２への
計数入力を６，８およ・び１０で割るようにプログラム
されているので、集積回路パツケージ７２のＱ３，Ｑ４
およびＱ５出力に直接接続されている。以上に述べたパ
ルス発生回路３１は、負荷２４の消費電力に対応する速
度で回転する軸１７および円板１８の回転に応答する。

第１図に示したように筋違いの位置関係で配列された反
射性セグメント３０Ａ，３０Ｂ，３０Ｃおよび３０Ｄは
、感知ヘツド２８を通り過ぎて、フオトトランジスタ１
１５および１１７を交互に付勢し、これらのフオトトラ
ンジスタを、電力計軸の完全な１回転毎に４回導通状態
に切換える。これによりエミツタ抵抗器１１９および１
２０の両端に低レベルから高レベルに向う、すなわち正
方向性の短いパルス信号が発生されて、これ等信号がパ
ルス発生回路３１における入力信号を形成する。フリツ
プ．フロツプＦ／Ｆ１のセツト１およびりセツト１入力
に印加される交互の正方向性入力信号は、このフリツプ
．フロツプを切換え、その結果、Ｑ１およびＱ１出力は
、交互に低レベルから高レベルおよび高レベルから低レ
ベルの論理状態となり、次の適当なセツトまたはりセツ
ト信号を受けるまでこの状態にラツチされたままになる
。集積回路パツケージ７０におけるフリツプ．フロツプ
のＱおよびＱ出力は、特性的に、両者共に同一の時間中
に高レベルに向うことは決つしてなく、１つのフリツプ
．フロツプ出力が高レベルに立上る以前に他のフリツプ
．フロツプ出力は低レベルに立下る点を注意することが
重要である。プリセツト可能な除数Ｎの割算計数を行な
う集積回路パツケージ７２におけるクロツク入力の正方
向遷移（立上り）で、計数が進められる。集積回路パツ
ケージ７２のＱｌ，Ｑ２，Ｑ３，Ｑ４およびＱ５は、各
々、２，４，６，８および１０を除数とする割算結果を
発生する。集積回路パツケージ７１における既述の接続
で、３および５の論理演算による追加の割算が行なわれ
る。フリツプ．フロツプＦ／Ｆ１のＱ１出力は、フオト
トランジスタ１１５および１１７によつて発生される２
つの入力パルス毎に１度だけ高レベルになる。その場合
、パルス発生回路３１は、２つのパルス計数器割算動作
結果の積を発生し、その結果パルス分割選択ピン．コネ
クタ７４の設定で、フリツプ．フロツプＦ／Ｆ２の出力
には、除数２，４，６，８，１０，１２，１６または２
０のうちのいずれかによる割算結果が発生する。この発
生は、集積回路パツケージ７２のデータ入力が、フリツ
プ．フロップ′Ｆ′／Ｆ２のクロツク２入力において低
レベルから高レベルになる際に行なわれる。斯様にして
、選択ピン．コネクタ７４を除数「２」での割算に設定
されているピン７６に接続した場合には、４つの反射性
セグメントの完全な１回転中に、低レベルと高レベルの
２回の遷移が生起する。各反射性セグメントが検出され
る都度、フリツプ．フロツプＦ．／／ｆ′１はスイツチ
ングするので、このフリツプ．フ咄ンプＦ／Ｆ１のＱ１
およびＱ２出力には１対１の対応関係でパルス遷移出力
が発生する。フリツプ．フロツプＦ／Ｆ２のＱ２および
Ｑ２出力は、先に述べたように、パルス分割選択ピン．
コネクタ７４の位置で設定される予め選ばれたパルス速
度比を表わす。第５図は、フリツプ．フロツプＦ／Ｆ１
およびＦ／Ｆ２の各々の出力部を形成するＣＭＯＳトラ
ンジスタを示す。

各出力部は、ｐチヤンネル絶縁ゲート型電界効果トラン
ジスタ１３５および１３６ならびにｎチヤンネル絶縁ゲ
ート型電界効果トランジスタ１３７および１３８から構
成される。１対のｐチヤンネルおよびｎチヤンネル．ト
ランジスタ１３５および１３７は直列に接続され、そし
てトランジスタ対１３６および１３７も直列に接続され
、しかも各トランジスタ対は、ＶＤＤおよびＶｓｓ端子
間に接続されている。

各直列トランジスタ対の接続点が図示のようにＱおよび
Ｑ出力を成し、ゲートは一緒に接続されて各トランジス
タ対の２つの入力１４０および１４１を形成する。Ｑが
高レベルで、Ｑが低レベルの時には、トランジスタ１３
５および１３７は導通状態にラツチされ、他方、トラン
ジスタ１３６および１３８は不導通状態にラツチされる
。正電流はＶＤＤおよびＶｓｓ端子間で抵抗器５７およ
びデータ記録用磁気ヘツド５６のコイル５６Ａを通つて
矢印１４３の向きに流れる。トランジスタが導通状態を
反転してＱ出力をＱ出力に対し高レベルにした時には、
電流は矢印１４４で示すように反対の方向に流れる。矢
印１４３および１４４で表わすデータ記録電流は、好ま
しい１具体例においては、２ｍＡ程度である。この電流
値は、抵抗器５７の値を変えることによつて容易に調節
することができる。不導通のＣＭＯＳトランジスタのイ
ンピーダンスは非常に高く、高メガオーム範囲にあり、
零入力電力ドレン量を極めて低くしている。導通状？の
トランジスタのソース．ドレン間インピーダンスは低い
が、１００オーム台の一定の抵抗値である。このように
して、パルス発生回路の出力は、約５ｍＡまでの種々な
記録駆動電流条件を有する種々な記録装置と共に使用す
ることができる。第１図に示した記録装置１６の動作に
おいて、第４図の集積回路パツケージ７０のＱおよびＱ
出力はデータ記録用磁気ヘツド５６に連続した電流を発
生し、そして選ばれたＱおよびＱ出力における状態変化
に伴なう電流極性の変化は、パルス発生回路３１から供
給されるパルス電流により記録装置端子５８Ａおよび５
８Ｂに加えられる。

磁気的に記録されるデータ．パルスはＮＲ方式で磁気テ
ープに記録される。このデータ．パルスの記録は、デー
タ記録用磁気ヘツド電流が記録装置１６内部から供給さ
れることを要求する従来の３導線接触デバイスを使用し
た場合と同じ仕方で行なわれる。時間々隔パルスも、先
に指摘したように、時間々隔記録用磁気ヘツド５４によ
りテープ４５上の別の記録トラツタに同時に記録される
。電力は、導線およびコネクタ４１，４２を介して電力
計１２から記録装置の端子４４Ａおよび４４Ｂまたは４
４Ｃに供給され、このようにして記録装置が記録回路に
給電を行なう。パルス発生回路３１は、導線およびコネ
クタ４１，４２を介して逆に記録装置端子４７Ａおよび
４７Ｂから給電を受ける。第６図には、第４図に示した
パルス発生回路３１の代りに用いられ、かつ電力計１２
内に取付けられる別のパルス発生回路３１Ａが示されて
いる。

同じ電力入力回路１００，ＬＥＤ１１４，１１６および
フオトトランジスタ１１５，１１７が既述のように接続
し合せられて、感知ヘツド２８内に設けられる。また、
同じデユアルＤ型フリツプ．フロツプ．デイジタル集積
回路パツケージ７０およびプリセツト可能な除数Ｎ割算
計数を行なうデイジタル集積回路パツケージ７２が、第
６図に示すような接続でパルス発生回路３１に関して既
述したような仕方で用いられている。パルス発生回路３
１中の集積回路パツケージ７１は、パルス発生回路３１
Ａにおいてはコストを減少したり異なつたパルス分割動
作を発生するために使用されない。集積回路パツケージ
へのりセツト１およびセツト１入力はフオトトランジス
タ１１７および１１５に接続されて、フオトトランジス
タが導通に切換られる都度フリツプ．フロツプ出力Ｑ１
およびＱ１を切換える。フリツプ．フロツプ出力Ｑ２お
よびＱ２は、出力端子１５０および１５１に予め選択可
能なパルス分割比を設定する。導線３７Ａおよび３７Ｂ
は、ノ幻レス発生回路３１の場合と同様に、２つのパル
ス発生回路出力線路を構成する。慣用のダイオード１５
３および１５４のアノードは、図示の極性で集積回路パ
ツケージ７０のＱ１およびＱ１出力に接続されている。
半導体ダイオード１５３および１５４のカソードは、一
緒に接続されて、抵抗器１５５を介し接地導体１１２な
らびにまた集積回路パツケージ７２のクロツク入力に接
続されている。このダイオード接続は、特性的に、Ｑ１
およびＱ１の論理状態の変化で集積回路パツケージ７２
のクロツク入力に低レベルから高レベルへのパルス遷移
を発生する。実際、ダイオードは、通常Ｑ１か０１出力
のどちらかに生起する低レベルから高レベルへの遷移周
波数を２倍にする。ダイオード１５３および１５４の接
合容量ならびに抵抗器１５５の抵抗値によつて、相次ぐ
低レベルから高レベルへの遷移間に所要の時間々隔が与
えられ、且つまた最小クロツク入力パルス幅が定められ
る。データ入力はクロツク２入力に接続される。集積回
路パツケージ７２はダイオード１５３および１５４から
与えられる低レベルから高レベルへのパルス遷移を分割
して、除数「２」，「４」，「６」，［８」および１１
０」による割算動作が各々、Ｑｌ，Ｑ２，′Ｑ，３，＠
４およびＱ５出力に生ずるようにプログラムされている
。出力端子１５０および１５７に設定すべき所望のパル
ス分割比を予め選択するために、パルス分割選択用の多
重接点スイツチ装置１５６が設けられる。

回転スイツチ腕１５５は、スイツチの共通の入力端子１
５７を、除数「１」，「２＠，「４七「６」，「８」お
よび「１０」による割算に対応するスイツチ端子１５８
−１，１５８−２，１５８４，１５８−６，１５８−８
および１５８−１０のうちの１つと接続する。但し、こ
の場合、端子１５７，１５８−１，１５８−２，１５８
−４，１５８−６，１５８−８および１５８−１０は、
各々、集積回路パツケージ７２のデータ入力、クロツク
入力、Ｑｌ，Ｑ２，Ｑ３，Ｑ４およびＱ５出力に接続さ
れているものとする。第８図は、第４図、第６図および
第７図に示した電力入力回路１００の代りに用いること
ができる電力入力回路１００Ａを示す。

ＬＥＤ（発光ダイオード）１１４および１１６は、導線
３５Ｂおよび３６Ｂにより供給される１２ボルト交流入
力と電力入力回路１００に含まれるものと同一の全波整
流器ブリツジ回路との間に接続されている。逆極性で直
列接続されたツエナーダイオード１６１および１６２は
、直列接続されたＬＥＤｌｌ４，ｌｌ６と既述の抵抗器
１１８とから成る直列回路と並列に接続されておつて、
導線３５Ｂ，３６Ｂに生ずる電流の正の半波サイクル中
のみＬＥＤが発光するようになつている。このようにす
れば、ＬＥＤｌｌ４および１１６の使用寿命が長くなる
と言う利点が得られる。第７図には、パルス発生器の出
力パルス速度がフオトトランジスタ１１５および１１７
からの入力パルス速度に等しいかまたはその１／２とし
得る場合に既述のパルス発生回路３１の代りに用いられ
るパルス発生回路の別の具体例３１Ｂが示されている。

このパルス発生回路３１Ｂにおいては、デユアルＤ型フ
リツプ．フロツプ集積回路パツケージ７０だけが使用さ
れ、そしてこれは２つのフリツプ．フロツプＦ／Ｆ１お
よびＦ／Ｆ２を含む第４図図示の集積回路パツケージ７
０について述べたものと同一の型式のものである。Ｑ１
およびＱ１出力は、回路出力端子１６０および１６１に
接続され、そしてＱ２およびＱ２出力は回路出力端子１
６２および１６３に接続される。導体３７Ａおよび３８
Ａは、１対の出力端子１６０および１６１または１対の
出力端子１６２および１６３に接続可能であつて、パル
ス発生回路３１および３１Ａに関し先に述べたように、
記録装置に対して、除数「１」または「２］による割算
出力を与える。セツト１入力およびりセツト１入力は、
フオトトランジスタ１１５および１１７に接続される。

Ｑ１出力はタロツク２入力に接続され、そしてＱ２出力
はデータ２入力に接続される。データ１、クロツク１、
セツト２およびりセツト２は全べて一緒に接続し合せら
れて接地導線１１２に接続されている。直接入力光電式
パルス発生器のパルス発生回路３１Ｂは、既述のパルス
発生回路３１および３１Ａの全ゆる利点ならびに低コス
トであるという利点をもたらす。しかしながら、この場
合予め設定可能な出力パルス比は不要であることが前提
条件である。

【図面の簡単な説明】

第１図は本発明による直接入力光電式パルス発生器を備
えた計測データ記録装置の略図、第２図は第１図に示し
た装置に設けられる積算電力計の前部立面図、第３図は
第２図の線−に沿い矢印の方向で見たパルス発生回路支
持用プリント回路板の頂面図、第４図は第２図に示した
直接入力光電式パルス発生器のパルス発生回路の電気回
路二図、第５図は第４図の部分図であつて第４図の回路
出力部に設けられるＣＭＯＳ集積回路トランジスタを示
し、第６図は第４図に示したパルス発生回路の別の具体
例の電気回路図、第７図は第４図に示したパルス発生回
路の更に別の具体例の電気回路図、そして第８図は第４
図、第６図および第７図に示した電力入力回路の別の具
体例を示す回路図である。 １０・・・・・・計測データ記録装置、１４・・・・・
・直接入力光電式パルス発生器、１２・・・・・・積算
電力計、１６・・・・・・磁気テープ記録装置、１７・
・・・・・軸、２４・・・・・・負荷、２８・・・・・
・感知ヘツド、３０Ａないし３０Ｄ・・・・・・反射セ
グメント、３１・・・・・・パルス発生回路、４３・・
・・・・電源装置、４９・・・・・・全波整流回路、７
４・・・・・・パルス分割選択ピン．コネクタ、１００
・・・・・・電力入力回路、７０，７１，７２・・・・
・・集積回路パツケージ、１１４，１１６・・・・・・
発光ダイオード、１１５，１１７・・・・・・フオトト
ランジスタ、ＦＡ′１，Ｆ／Ｆ２・・・・・・フリツプ
．フロツプ、１３５，１３６，１３７，１３８・・・・
・・出力部を形成するＰおよびＮチヤンネル．絶縁ゲー
ト電界効果トランジスタ。

Claims (1)

【特許請求の範囲】
1. １ 測定される電力量に関連する速度で回転される回転
   可能な計器運動機構から計測データを伝送する計器遠隔
   測定方式のための直接入力光電式パルス発生器であつて
   交流電源に接続可能な整流手段を含み直流電源を形成し
   内蔵する電力供給回路と、この電力供給回路に接続され
   た第１および第２の放射源−ピックアップ対とを備え、
   前記第１および第２の対の各々が固体放射発生源と固体
   放射応答ピックアップを有し、前記各対の前記放射応答
   ピックアップが前記計器運動機構の回転速度に対応する
   速度で前記放射源からの反射される放射によつて交互に
   付活されるものにおいて、前記電力供給回路内の前記直
   流電源から給電される低電力固体ディジタル集積回路パ
   ッケージおよび出力手段を設け、前記集積回路パッケー
   ジが１つのセットおよびリセット入力ならびに１つのＱ
   および＠Ｑ＠論理出力を有する１つのフリップ・フロッ
   プを含み、前記１つのセットおよびリセット入力が前記
   放射応答ピックアップの各々に別個に接続され、前記１
   つのＱおよび＠Ｑ＠論理出力が各々前記放射応答ピック
   アップの前記交互の付活に応答して交互に高論理状態と
   低論理状態にラッチされ、前記出力手段が前記１つのＱ
   および＠Ｑ＠出力に接続された第１および第２の端子手
   段を含み遠隔測定方式のデータ受信手段に接続可能であ
   つて、２つの反対の極性のうちいずれかの極性を有する
   連続した電流パルスが前記１つのＱおよび＠Ｑ＠出力に
   おける前記交互の高論理状態と低論理状態に応じて前記
   直流電源から前記出力手段に供給されるようにしたこと
   を特徴とする計器遠隔測定方式のための直接入力光電式
   パルス発生器。