JPS5986225A - Etching method for insulating layer - Google Patents

Etching method for insulating layer

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JPS5986225A
JPS5986225A JP19728782A JP19728782A JPS5986225A JP S5986225 A JPS5986225 A JP S5986225A JP 19728782 A JP19728782 A JP 19728782A JP 19728782 A JP19728782 A JP 19728782A JP S5986225 A JPS5986225 A JP S5986225A
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insulating layer
etching
layer
film
etched
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JP19728782A
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Japanese (ja)
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Koji Otsuka
光司 大塚
Toru Kira
吉良 徹
Ryoji Namikata
量二 南方
Mitsuhiko Yoshikawa
吉川 光彦
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    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting

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Abstract

PURPOSE:To facilitate the laminated layer of thin films by laminating and forming insulating layers of two different types in etching properties, anisotropically etching it and isotropically etching it, thereby improving the etching accuracy and inclining the etching section. CONSTITUTION:An insulating layer 34 such as an SiO2 film is formed on a substrate, on which the first conductive layer 33 is formed. The layer 34 forms a lower insulating layer, and an insulating layer which has good stepwise coating characteristic and dense film quality is selected for the conductive layer. In order to flatten the surface, an SiO2 film 35 formed by a spin coating on the layer 34 is formed as an upper insulating layer. The layer 35 is selected to have more feasible properties to etch as compared with the layer 34, the surface is flattened, the surface of the layer 35 is patterned by using an AZ system resist 35 prior to the formation of the second conductive layer 38 on the layer 35, an anisotropic etching is performed by using a parallel flat plate type dry etching unit, and the layers 34, 35 are further isotropically etched by using a cylindrical plasma etching unit.

Description

【発明の詳細な説明】 〔技術分野〕 本発明は絶縁層のエツチング方法に関し、特にエツチン
グ断面を垂直から傾斜させてエツチングする方法に関す
るものである。
DETAILED DESCRIPTION OF THE INVENTION [Technical Field] The present invention relates to a method of etching an insulating layer, and more particularly to a method of etching an etching section with the etching section inclined from the vertical.

〔従来技術〕[Prior art]

例えば多層配線構造をもつ半導体装置では、配線導体間
を電気的に分離するために層間絶縁層が設けられている
。このような半導体装置の絶縁層に限らず、一般に下部
の導電体と一部で電気的接続するコンタクト部をもつ上
部の導電体が、眉間絶縁層を介して積層される構造の場
合、次のような問題がある。即ち、上部導電体を下部導
電体に接続する場合、両導電体間に絶縁層が介在するこ
とになるが、この絶縁層の段差部が急峻な形状をなして
いる場合には、上部導電体が絶縁層の段差に妨げられて
連続した均質な膜厚の導電体とすることができず、接続
不良や断線を起こし、装置を使用に耐えないものにする
原因になっていた。特に導電体のパターンが微細化及び
複雑化する傾向にある昨今では絶縁層段差による不良は
大きな問題になっている。
For example, in a semiconductor device having a multilayer wiring structure, an interlayer insulating layer is provided to electrically isolate wiring conductors. Not limited to such insulating layers of semiconductor devices, but generally in the case of a structure in which an upper conductor having a contact part that partially electrically connects with a lower conductor is laminated via an insulating layer between the eyebrows, the following is applied. There is a problem like this. That is, when connecting an upper conductor to a lower conductor, an insulating layer is interposed between both conductors, but if the step of this insulating layer has a steep shape, the upper conductor However, it is not possible to form a conductor with a continuous and uniform thickness due to the step differences in the insulating layer, resulting in poor connections and disconnections, making the device unusable. Particularly in recent years, as conductor patterns tend to become finer and more complex, defects due to differences in insulating layer steps have become a major problem.

上記のような不都合を改良するために、従来から絶縁層
のエツジ部を特別に傾斜させた形状に加工し、上部導電
体を傾斜面に添わせて作成することにより段差の影響を
軽減することが行われている0 しかし従来から行われている絶縁層の加工方法では、微
細加工に要求される精度を保ちながらエツジ部を傾斜さ
せることは難しく、両方の条件を満し得るエツチング方
法はなかった。
In order to improve the above-mentioned disadvantages, conventional methods have been used to process the edges of the insulating layer into a specially sloped shape and create the upper conductor along the sloped surface to reduce the effect of the step. However, with conventional insulating layer processing methods, it is difficult to slope the edges while maintaining the precision required for microfabrication, and there is no etching method that can satisfy both conditions. Ta.

処で従来から絶縁層等を微細加工する方法として、一つ
はケミカルエツチングや円筒型プラズマエツチング装置
を用いたエツチングがあり、また他方の方法として平行
平板型ドライエツチング装置を用いた異方性エツチング
がある。前者の等方性エツチングは、第1図に示すよう
にレジストl青 と被エツチング材料2との密着弱さが加わって、被エツ
チング材料2のサイドエツチングが大きくなり、パター
ン精度が著しく悪くなるという問題がある。反面被エツ
チング材料2の断面は傾斜を持つことになり、上部に積
層する導電体のためには有利である。後者の異方性エツ
チングはサイドエツチング量がほとんどなく第2図に示
すようにレジスト11及び被エツチング材料12共にエ
ツチング断面は垂直になり、パターン精度が非常に良好
なものになる。しかし微細パターンの導電体を積層する
場合には上述のように導電体の段切れなどの問題がある
Conventionally, there are two methods for finely processing insulating layers, etc.: one is chemical etching and etching using a cylindrical plasma etching device, and the other method is anisotropic etching using a parallel plate dry etching device. There is. In the former isotropic etching, as shown in Fig. 1, the weak adhesion between the resist l blue and the material to be etched 2 increases the side etching of the material to be etched 2, and the pattern accuracy deteriorates significantly. There's a problem. On the other hand, the cross section of the material 2 to be etched has a slope, which is advantageous for the conductor layered thereon. In the latter anisotropic etching, there is almost no amount of side etching, and as shown in FIG. 2, the etched cross sections of both the resist 11 and the material to be etched 12 are vertical, resulting in very good pattern accuracy. However, when stacking finely patterned conductors, there are problems such as breakage of the conductors as described above.

上記絶縁層のエツチングは半導体分野のみならず、例え
ば第3図に示すような複数巻線型薄膜磁気ヘッド(マル
チターンへ・ノド)を製造する工程においても非常に重
要な問題になっている。ただし第3図においては巻線、
リード線等の導電層−Lを被う絶縁層は省略して図示し
である。
Etching of the insulating layer is a very important problem not only in the semiconductor field but also in the process of manufacturing a multi-winding type thin film magnetic head (multi-turn nod), for example, as shown in FIG. However, in Figure 3, the winding,
An insulating layer covering a conductive layer -L such as a lead wire is omitted from illustration.

即ち、上記複数巻線型薄膜磁気ヘッドは、従来の強磁性
体バルク材料を加工して得られる磁気ヘッドと比較して
、狭トラツク化、狭ギヤ・ノブ化、多素子が容易な事か
ら高密度記録が必要な固定ヘッド型PCM録音機用とし
て重要視されている0この種の薄膜磁気ヘッドを用いて
高記録密度を達成するためには、記録ヘッドとして狭ト
ラツク化、狭ギャップ化、マルチターンによる低電流化
が必要である。このような要求を満すためにマルチター
ン型薄膜ヘッドに於いては、巻線となる導電層21が微
細パターンに加工されねばならない。特に狭トラツク化
に答えるためにはシグナルライン21の線幅を細くしな
ければならず、どうしても膜厚を厚くし、かつ線間隔を
狭くする必要がある。
In other words, compared to conventional magnetic heads obtained by processing bulk ferromagnetic materials, the multi-winding thin film magnetic head described above has a higher density because it is easier to create narrower tracks, narrower gears and knobs, and more elements. In order to achieve high recording density using this type of thin film magnetic head, which is considered important for fixed head type PCM recorders that require recording, narrower tracks, narrower gaps, and multi-turn recording heads are required. It is necessary to reduce the current by In order to meet these requirements, in the multi-turn thin film head, the conductive layer 21 that serves as the winding must be processed into a fine pattern. In particular, in order to respond to the narrowing of the track, the line width of the signal line 21 must be reduced, and it is necessary to increase the film thickness and narrow the line spacing.

このようなシグナルラインの形状は、上部に絶縁層を形
成した後の絶縁層表面に生じる段差を大きくし、絶縁層
上に更に導電層を形成した場合に上下間の導電層で短絡
の問題及び上部導電層の段切れ等の問題が生じる〇 また導電層21がない凹部に於いては上下の磁性体層2
2.23間の距離が短かくなるため、磁束の漏れによる
記録効率の低下が問題になる。
This shape of the signal line increases the step difference that occurs on the surface of the insulating layer after forming the insulating layer on top, and when a conductive layer is further formed on the insulating layer, short circuits and short circuits occur between the conductive layers between the upper and lower conductive layers. Problems such as breakage of the upper conductive layer may occur. Also, in the recessed part where the conductive layer 21 is not present, the upper and lower magnetic layers 2
Since the distance between 2 and 23 becomes shorter, a decrease in recording efficiency due to leakage of magnetic flux becomes a problem.

これを解決する手段として、リフトオフ法による平坦化
技術が試みられている。この手法は導電層をレジストで
マスクし、エツチング加工を介して前記導電層をパター
ン化し残存された導電層、Lの1/シスト及び基板上に
絶縁層を堆積して、各絶縁層を不連続に形成する。次に
絶縁層の不連続部を介してレジスト剥離液を侵入させ、
レジストと伴にレジスト上の絶縁層を除去して平坦化す
るものである。
As a means to solve this problem, a planarization technique using a lift-off method has been attempted. In this method, the conductive layer is masked with a resist, the conductive layer is patterned through etching, and an insulating layer is deposited on the remaining conductive layer, L1/cyst, and substrate, and each insulating layer is discontinuous. to form. Next, resist stripper is introduced through the discontinuous part of the insulating layer.
The insulating layer on the resist is removed together with the resist to flatten it.

この方法の問題点の1つは絶縁層形成をスパッタ等のま
わり込みが良好な手段によって行なうヒ←レジスト全面
を被覆するためレジスト剥離が困難になることである0
そこでオーバーエツチングしてアンダーカット部を生起
せしめる方法があるが、この場合、膜端に凹部が生じる
ため問題が残る。もう1つは絶縁層形成を密着性良好な
スパッタによって行う場合基板温度が上昇するため熱の
影響でレジストが硬化し、レジスト剥離が困難になる点
である。この欠点を解決する方法として、上記の方法で
レジストを形成する前に別の金属薄膜を形成しておき、
選択性をもったエツチング液を用いてこの金属薄膜をエ
ツチングする事により、レジストも同時に剥離して平坦
化する方法がある。
One of the problems with this method is that the insulating layer is formed using a method with good coverage, such as sputtering, which makes it difficult to remove the resist because the entire surface of the resist is covered.
Therefore, there is a method of over-etching to create an undercut, but in this case, a problem remains because a recess is created at the edge of the film. Another problem is that when the insulating layer is formed by sputtering with good adhesion, the substrate temperature rises, and the resist hardens under the influence of heat, making it difficult to remove the resist. As a way to solve this drawback, before forming the resist using the above method, another metal thin film is formed.
There is a method of etching this metal thin film using a selective etching solution and simultaneously stripping and flattening the resist.

しかしこの方法では、導電膜によっては選択性をもった
エツチング液を見い出す事が困難である。
However, with this method, it is difficult to find an etching solution with selectivity depending on the conductive film.

特にマルチターン型薄膜ヘッドを製造する上で上記絶縁
層のエツチング断面の形状は重要である。
Particularly in manufacturing a multi-turn type thin film head, the shape of the etched cross section of the insulating layer is important.

即ち、第3図のリードコンタクト部A、バックコア部B
では導電層及び強磁性層を絶縁層を介して接続しなけれ
ばならない。第3図では省略したが導電層上の絶縁層の
エツチング断面が垂直であると、段差部に於いて、段切
れ等が生じるので、断面にテーパーを持たせる必要があ
る。しかも、狭トラツク化、マルチターン化が要求され
ているため、精度良い加工が必要になる。
That is, the lead contact part A and the back core part B in FIG.
In this case, the conductive layer and the ferromagnetic layer must be connected through an insulating layer. Although not shown in FIG. 3, if the etched cross section of the insulating layer on the conductive layer is vertical, a step cut or the like will occur at the stepped portion, so it is necessary to have a tapered cross section. Moreover, since narrower tracks and multi-turns are required, highly accurate machining is required.

〔発明の目的〕[Purpose of the invention]

本発明は上述のような導電層間に介在する絶縁層に生じ
る問題点を同時に解決するものであり、傾斜したエツチ
ング断面をもつ絶縁層を形成するエツチング方法を提供
する。
The present invention simultaneously solves the above-mentioned problems caused by an insulating layer interposed between conductive layers, and provides an etching method for forming an insulating layer having an inclined etching cross section.

〔実施例1〕 薄膜磁気ヘッドの製造工程を挙げて、本発明による絶縁
層のエツチング方法の実施例を説明する。
[Example 1] An example of the method of etching an insulating layer according to the present invention will be described by referring to the manufacturing process of a thin film magnetic head.

第4図(a)において、一方の磁気コアとなるNi −
Znフェライト等の強磁性体基板31上に3102等の
絶縁層32をスパッタ等を用いて薄く形成した後、Cu
、At+Au等の第1導電層33を真空蒸着法等を用い
て形成する。該導電層33をシグナルラインとしてマル
チターン化するために、化学エツチング及びドライエツ
チング等の微細パターン加工方法を利用してスパイラル
状に加工する。
In FIG. 4(a), one of the magnetic cores is Ni −
After forming a thin insulating layer 32 such as 3102 on a ferromagnetic substrate 31 made of Zn ferrite or the like using sputtering or the like, Cu
, At+Au, etc., is formed using a vacuum evaporation method or the like. In order to make the conductive layer 33 multi-turn as a signal line, it is processed into a spiral shape using a fine pattern processing method such as chemical etching and dry etching.

次に第1導電層を形成した基板上に、5i02膜、PS
G膜、BSG膜等の絶縁層34を形成する。
Next, on the substrate on which the first conductive layer was formed, a 5i02 film and a PS
An insulating layer 34 such as a G film or a BSG film is formed.

該絶縁層34は下部絶縁層を構成し、導電層の形状に対
して良好な段差被覆特性及び緻密な膜質をもつ絶縁層が
選ばれる。例えばプラズマ−CVD法あるいはスパッタ
法によって形成する。
The insulating layer 34 constitutes a lower insulating layer, and an insulating layer is selected that has good step coverage characteristics and dense film quality relative to the shape of the conductive layer. For example, it is formed by a plasma-CVD method or a sputtering method.

上記下部絶縁層340表面は被覆している導電層33の
位置に対応して凹凸を生じ、この凹凸をもった状態で上
部に第2導電層を形成することは好ましくない。従って
表面の平坦化を図るために、下部絶縁層34上にスピン
コードによって形成されるSiO3膜35を上部絶縁層
として形成する。
The surface of the lower insulating layer 340 has unevenness corresponding to the position of the covering conductive layer 33, and it is not preferable to form the second conductive layer thereon with the unevenness. Therefore, in order to planarize the surface, a SiO3 film 35 formed by a spin code is formed on the lower insulating layer 34 as an upper insulating layer.

該上部絶縁層35は下部絶縁層34に比べてエツチング
され易い性質をもつものが選ばれ、比較的粗な膜質にな
るスピンコード型のSiO2膜が用いられる。この種の
SiO3膜はケイ素化合物等を有機溶媒等に溶かしたも
のであり、スピンコードにより塗布しその後焼成するこ
とによりS io 2を主成分とする薄膜を得る。膜厚
はスピンコードの回転数及び溶媒中のケイ素化合物の濃
度により制御することができ、PIQ、レジスト等の有
機系材料と同様に平坦部の膜厚が薄く、四部は厚く形成
することができて表面の平坦化が計れる。この場合、ス
ピンコードのS iO2層の膜厚は3000/lt下(
平坦部に於いて)が適当である。理由は、3000Å以
上であると、テーパーがつきすぎるためと、クラックが
発生しやすいためである。
The upper insulating layer 35 is selected to have a property of being more easily etched than the lower insulating layer 34, and a spin code type SiO2 film having a relatively rough film quality is used. This type of SiO3 film is made by dissolving a silicon compound or the like in an organic solvent or the like, and is coated with a spin cord and then fired to obtain a thin film containing Sio2 as the main component. The film thickness can be controlled by the rotational speed of the spin cord and the concentration of the silicon compound in the solvent, and like organic materials such as PIQ and resist, the film can be formed thinner on the flat part and thicker on the four parts. The surface can be flattened. In this case, the thickness of the SiO2 layer of the spin code is less than 3000/lt (
(in flat areas) is appropriate. The reason is that if the thickness is 3000 Å or more, the taper becomes too large and cracks are likely to occur.

立って第1導電層33との接続部A (IJ−ドコンタ
クト部)及び磁気記録のためのフロントギャップ部Cの
絶縁層部分に微細加工を施こす。即ちAZ系レジスト3
6を用いて絶縁層35の表面をパターニングし、平行平
板型ドライエツチング装置を用いて異方性エツチングす
る。該エツチング処理によって絶縁層34.35の断面
は第4図(a)に示すように垂直に除去され、高い寸法
精度で加工される0 上記異方性エツチングは、導入ガスとしてCHF8(フ
レオン23)−又はCF4(フレオン14)と水素ガス
との混合ガス等を利用する。
Then, microfabrication is performed on the insulating layer portion of the connection portion A (IJ-decontact portion) with the first conductive layer 33 and the front gap portion C for magnetic recording. That is, AZ series resist 3
6 is used to pattern the surface of the insulating layer 35, and anisotropic etching is performed using a parallel plate type dry etching apparatus. Through this etching process, the cross sections of the insulating layers 34 and 35 are vertically removed as shown in FIG. 4(a), and processed with high dimensional accuracy. - Or use a mixed gas of CF4 (Freon 14) and hydrogen gas.

上記エツチングにおいて、平行平板型エッチングにおい
て平行平板型エツチング装置を用いてのエツチングでは
スピンコードした上部絶縁層35の有無に関係なく絶縁
層をオーバーエツチングしても傾斜は形成されず、急峻
な断面形状を示す0これはケミカルエツチングと異なり
、反応種(CF3+、 cI;2+、 CF十等)が方
向性を持ついわゆる異方性エツチングによるためである
In the above etching, in parallel plate etching using a parallel plate etching apparatus, no slope is formed even if the insulating layer is over-etched regardless of the presence or absence of the spin-coded upper insulating layer 35, and a steep cross-sectional shape is not formed. This is because, unlike chemical etching, this is due to so-called anisotropic etching in which the reactive species (CF3+, cI;2+, CF10, etc.) have directionality.

上記の工程で垂直に加工した絶縁層34.35 fさら
に、円筒型プラズマエツチング装置を用いてエツチング
する。一般的には等方性エツチングの場合、目的の部分
のエツチングが終ってオーバーエツチングになると、余
った活性なエツチング種(CF”+、CF2+、CF十
など)によりサイドエツチングが増大する。上記の場合
、スピンコードのSi0層35はP−CVD等によるS
 iO2層34と比較して膜質が粗なために、スピンコ
ードによるS t 02膜35のみが特にエツチングさ
れる。それに伴ってP−CVD等によるS io 2膜
34はスピンコードのS i 02膜35がエツチング
された部分からエツチング種れる。したがって第4図(
b)に7」<すように、P−CVD等による5i02膜
34の上層が多くエツチングされ、下層は余りエツチン
グされないので、サイドエツチングが少ない状態で断面
にテーパーが付く。上記円筒型プラズマエツチング装置
を用いた時の導入ガスとしてCF4.CF4+02等を
用いれば良い。テーパー量は供給電力、エツチング時間
等を可変する事により、任意に制御することができる。
The insulating layers 34, 35f processed vertically in the above steps are further etched using a cylindrical plasma etching device. Generally, in the case of isotropic etching, when the target area is etched and over-etching occurs, side etching increases due to the remaining active etching species (CF"+, CF2+, CF+, etc.). In this case, the Si0 layer 35 of the spin code is made of S by P-CVD etc.
Since the film quality is rough compared to the iO2 layer 34, only the S t 02 film 35 formed by the spin code is particularly etched. Accordingly, the S io 2 film 34 formed by P-CVD or the like is etched from the portion where the S i 02 film 35 of the spin code has been etched. Therefore, Figure 4 (
As shown in b), the upper layer of the 5i02 film 34 is etched to a large extent by P-CVD or the like, and the lower layer is not etched much, so that the cross section is tapered with little side etching. When using the above cylindrical plasma etching apparatus, CF4. CF4+02 or the like may be used. The amount of taper can be arbitrarily controlled by varying the supplied power, etching time, etc.

下記にエツチング時間を可変した時のテーパー量及びサ
イドエッチ量との関係を示す。使用ガスはCF4+0□
、電力=aoow、  ガス圧力= 0.8To r 
rである。下部絶縁層膜厚二2μ。
The relationship between the taper amount and the side etching amount when the etching time is varied is shown below. The gas used is CF4+0□
, power = aoow, gas pressure = 0.8 Torr
It is r. Lower insulating layer thickness: 22μ.

スピンコード5i02層膜厚=2000Aである。The thickness of the spin code 5i02 layer is 2000A.

第1表 次に絶縁層のエツチングに用いたAZレジスト36を酸
素アラシアを用いて除去する。通常レジストはプラズマ
にさらされると変質硬化し、専用の剥離液を用いても除
去出来ない。そこでレジストを酸素アノシアを用いて除
去することになる。
Table 1 Next, the AZ resist 36 used for etching the insulating layer is removed using oxygen alasia. Normally, resist undergoes deterioration and hardening when exposed to plasma, and cannot be removed even with a special stripping solution. Therefore, the resist is removed using oxygen anocya.

この場合PIQ等の有機系材料では酸素アラシアを用い
る事が出来ないので、微細加工上大きな支障をきたす。
In this case, since oxygen arasia cannot be used with organic materials such as PIQ, this poses a major problem in microfabrication.

しかしスピンコードS 102層3りを介在させた場合
のレジスト除去の処理は、酸素アラシアを用いる事がで
きるので微細加工を施す上からも大変有効な処理技術で
ある。
However, the process of removing the resist when the spin code S102 layer 3 is interposed is a very effective processing technique from the viewpoint of microfabrication because oxygen aracia can be used.

次に窓開けされた基板上に第4図(c)に示すように、
第2導電層としてシグナルラインの一方の端子37及び
バイアス層38のために、Cu、At等の導電層をスパ
ッタ法等により形成する。さらに目的の微細パターン形
状に加工を施すには化学エツチングあるいはドライエツ
チングを用いて加工する。この場合既になされた絶縁層
84.3517)エツチング処理により、下地の絶縁層
34の断面はテーパーをもっており、段差部において導
電層37゜38が積層されてもその導電層が切れ込みや
断線等の問題も生じることもなく、良好な段差被覆状態
となる。
Next, as shown in FIG. 4(c), on the board with the window opened,
A conductive layer of Cu, At or the like is formed as a second conductive layer for one terminal 37 of the signal line and the bias layer 38 by sputtering or the like. Furthermore, chemical etching or dry etching is used to process the desired fine pattern shape. In this case, due to the etching process that has already been performed on the insulating layer 84,3517), the cross section of the underlying insulating layer 34 has a taper, and even if the conductive layer 37°38 is laminated at the stepped portion, the conductive layer will cause problems such as cuts and disconnections. This does not occur, and a good level difference coverage state is obtained.

次に絶縁層を介して2層に導電層が積層された基板上に
絶縁層39.40を前述の絶縁層34.35と同様に形
成する。即ち、P−CVD法等により絶縁層39を形成
し、さらにスピンコードの5i02膜40を形成する絶
縁層40上にはNi−Fe等からなる強磁性層41を形
成するが、該強磁性層40は強磁性体基板31とによっ
て磁気回路を構成するものとなるため、強磁性層41の
形成に先立って強磁性体基板との接続部分、即ちバック
コア部分Bを被っている絶縁層39.40を前述の絶縁
層34、35 t−r−パーエツチングした方法と同様
の処理によってエツチングする。エツチング端面を傾斜
状に形成した後Ni−Feの強磁性層41を形成し、強
磁性基板31とで磁気コアを構成する。
Next, insulating layers 39 and 40 are formed in the same manner as the above-mentioned insulating layers 34 and 35 on a substrate in which two conductive layers are laminated with an insulating layer interposed therebetween. That is, an insulating layer 39 is formed by a P-CVD method or the like, and a ferromagnetic layer 41 made of Ni-Fe or the like is formed on the insulating layer 40 on which the 5i02 film 40 of the spin code is formed. 40 constitutes a magnetic circuit together with the ferromagnetic substrate 31. Therefore, prior to forming the ferromagnetic layer 41, an insulating layer 39. 40 is etched by a process similar to that used for etching the insulating layers 34 and 35 described above. After forming the etched end face in an inclined shape, a Ni--Fe ferromagnetic layer 41 is formed, and together with the ferromagnetic substrate 31, a magnetic core is formed.

最後にドライエツチング等を用いてリード取り出し部分
を被っている絶縁層をエツチングで除去し、第3図に示
す薄膜磁気ヘッドを得る。
Finally, the insulating layer covering the lead extraction portion is removed by dry etching to obtain the thin film magnetic head shown in FIG.

」−記絶縁層のエツチング方法を用いた記録用薄膜ヘッ
ドは狭トラツクかつマルチターン化になっても、第1導
電層上は比較的平坦化した構造になっている。そのため
、その後に第2導電層を形成することが容易でありかつ
、磁束の漏れが少なく、記録効率が良好である。
A recording thin film head using the insulating layer etching method described above has a relatively flat structure on the first conductive layer even if it has a narrow track and multiple turns. Therefore, it is easy to subsequently form the second conductive layer, there is little leakage of magnetic flux, and the recording efficiency is good.

〔実施例2〕 前記実施例1は絶縁層をP −CV D S 102膜
とスピンコ−)St02膜の2層構造としたが、次に他
の絶縁層を用いた例を説明する。
[Example 2] In Example 1, the insulating layer has a two-layer structure consisting of a P-CVD S 102 film and a spin coated St02 film. Next, an example using another insulating layer will be described.

実施例1と同様に第1導電層を形成した強磁性体基板上
に段差被覆状態及び膜質が良好なプラズマCVD法によ
り、SiO膜あるいはSi3N4膜を下部絶縁層として
全面に2μ程度形成する。士。
As in Example 1, on the ferromagnetic substrate on which the first conductive layer is formed, a SiO film or Si3N4 film of about 2 μm is formed as a lower insulating layer over the entire surface by plasma CVD, which provides good step coverage and film quality. Master.

記S io 2膜を作成する場合の導入ガスとして、5
tH4(モノシラン)及びN20(亜酸化窒素)等Si
  N  膜を作成する場合にはSiH4,N2及び4 NH3等のガスを使用すれば良い。下部絶縁層としては
緻密な膜が要求される。
As the introduced gas when creating the S io 2 film, 5
Si such as tH4 (monosilane) and N20 (nitrous oxide)
When creating a N film, gases such as SiH4, N2 and 4NH3 may be used. A dense film is required as the lower insulating layer.

一般的に、膜質はP−CVDにおける条件に定まり、ガ
ス流量、供給電力、圧力、基板温度、電極間距離等のパ
ラメーターにより制御することができる。その中でも特
に、ガス流量、供給電力、基板温度が影響する。ガス流
量としてはS 102膜の場合SiH4とN20の混合
比により組成が決まり(S I H4が多いとSi  
richな膜が、Y2Oが多いとSi  poorなS
 t O2膜になる。)、Si3N4膜の場合も同様に
組成はSiH4とN、NH3の流量比によりおおよそ決
まる。また基板温度か高いはど成膜速度は遅くなるが、
膜質は緻密な膜になる。
Generally, film quality is determined by the conditions in P-CVD, and can be controlled by parameters such as gas flow rate, power supply, pressure, substrate temperature, and distance between electrodes. Among these, gas flow rate, power supply, and substrate temperature are particularly influential. As for the gas flow rate, in the case of S102 film, the composition is determined by the mixing ratio of SiH4 and N20 (the more SiH4, the more Si
If a rich film contains a lot of Y2O, Si becomes poor S.
t It becomes an O2 film. ), the composition of the Si3N4 film is also approximately determined by the flow rate ratio of SiH4, N, and NH3. Also, if the substrate temperature is high, the deposition rate will be slow.
The membrane quality becomes a dense membrane.

更に供給電力の依存性についても電力を大きくすると成
膜速度は大きくなるが、膜質は反対に悪くなる傾向にあ
る。電力が余り低くすぎると膜質が悪くなる。
Furthermore, regarding the dependence on the supplied power, as the power increases, the film formation rate increases, but the film quality tends to deteriorate. If the power is too low, the film quality will deteriorate.

具体的な例を示すと、SiO□膜の場合で、S iH,
1(Arベースで濃度lO%)の流量が170SCCM
To give a specific example, in the case of a SiO□ film, SiH,
1 (concentration 1O% based on Ar) flow rate is 170SCCM
.

N20の流量が1505CCM、圧力=0.2To r
 r +電力=50W基板温度T=350℃に於いて成
膜した時のエツチング速度は100A/秒であった。エ
ツチング液としてHF(フッ酸)5%水溶液を用い、温
度が45〜50℃に於けるものである。
N20 flow rate is 1505 CCM, pressure = 0.2 Torr
The etching rate when the film was formed at r + power = 50 W and substrate temperature T = 350° C. was 100 A/sec. A 5% aqueous solution of HF (hydrofluoric acid) is used as the etching liquid, and the temperature is 45 to 50°C.

次に二層構造の上部絶縁層として下部絶縁層形成と同じ
P−CVD法を用いて形成する。ただしテーパーエツチ
ングのためには、上部絶縁層としては下部絶縁層と比較
して、緻密性に欠ける絶縁層で形成する必要がある。具
体的にはP−CVD法による形成条件を変えることに、
よって行なう。この場合前述したように基板温度を低く
するかまたは電力を」−げるか、あるいは極端に下げれ
ば良い。
Next, the upper insulating layer of the two-layer structure is formed using the same P-CVD method as used for forming the lower insulating layer. However, for taper etching, it is necessary to form the upper insulating layer with an insulating layer that is less dense than the lower insulating layer. Specifically, by changing the formation conditions by P-CVD method,
So let's do it. In this case, as described above, the substrate temperature may be lowered, the power may be increased, or it may be lowered extremely.

例えば5IH4(Arベースで濃度10%)の流量が+
70SCCRL S20の流量が1505CCM、圧力
=0.2T o r r(下部絶縁層と同じ条件)基板
温度下=200℃で作成したP CVD5102膜のエ
ツチング速度と電力依存性を第2表に示す。
For example, the flow rate of 5IH4 (Ar base, concentration 10%) is +
Table 2 shows the etching rate and power dependence of the P CVD 5102 film prepared at a flow rate of 70SCCRL S20 of 1505CCM, pressure = 0.2T or r (same conditions as the lower insulating layer), and a substrate temperature of 200°C.

第2表 ただしエツチング液はHF(フッ酸)5%水溶液液温4
5〜50℃である。
Table 2 However, the etching solution is a 5% aqueous solution of HF (hydrofluoric acid) at a temperature of 4.
The temperature is 5 to 50°C.

上記上部絶縁層の膜厚は実施例1と同様に8000A以
下が望ましい0 上記表より、P−CVDの条件を選ぶことによって上部
絶縁層はエツチング速度の速い粗い膜質として形成する
ことができる。
As in Example 1, the film thickness of the upper insulating layer is preferably 8000 Å or less. From the table above, by selecting the P-CVD conditions, the upper insulating layer can be formed as a rough film with a high etching rate.

次にAZ系レジスト等を用いて目的のパターンにパター
ニング後、まず平行平板型ドライエ・ソチング装置を用
いて前述の実施例第4図(a)に示したように異方性エ
ツチングを行ない、精度良く断面を垂直に加工する。こ
の時の導入ガスとして、SiO膜をエツチングする時は
CHF5(フレオン2B)、CF4(フレオン14)+
H2を、Si3N4膜をエツチングする時はSiF4.
C11F8.CF4+H2等を用いれば精度良く絶縁層
をエツチングすることができる。平行平板型ドライエツ
チング装置を用いてのエツチングであるため異方性エツ
チングが行われ、絶縁層のエツチング断面は急峻な形状
を示す。
Next, after patterning into the desired pattern using an AZ resist, etc., first perform anisotropic etching using a parallel plate type dry etching apparatus as shown in FIG. Machining the cross section vertically. The introduced gas at this time is CHF5 (Freon 2B), CF4 (Freon 14) + when etching the SiO film.
When etching a Si3N4 film, SiF4.
C11F8. If CF4+H2 or the like is used, the insulating layer can be etched with high precision. Since the etching is performed using a parallel plate type dry etching device, anisotropic etching is performed, and the etched cross section of the insulating layer exhibits a steep shape.

上記工程で垂直加工した絶縁層を円筒型プラズマエツチ
ング装置を用いて等方性エツチングする。
The insulating layer vertically processed in the above step is isotropically etched using a cylindrical plasma etching device.

本実施例においても上部絶縁層は下部の緻密な絶縁層と
比較して膜質が粗なため、上部絶縁層のみが特にエツチ
ングされる。それに伴って下部絶縁層は」二部絶縁層が
エツチングされた部分からエツチングが進み、下部絶縁
層の」1方が多くエツチングされ下方は余りエツチング
されないので、サイドエツチングの少ない状態で第4図
(b)のようにテーパーをもったエツチング断面が得ら
れる。
Also in this embodiment, since the upper insulating layer is rougher than the denser lower insulating layer, only the upper insulating layer is particularly etched. As a result, etching of the lower insulating layer progresses from the part where the two-part insulating layer is etched, and one side of the lower insulating layer is etched more and the lower part is not etched as much. A tapered etched cross section as shown in b) is obtained.

上記円筒型プラズマエツチング装置を用いる時の導入ガ
スとしてS io 2の場合CF4.cF4+02等を
、S+3N、sの場合CF4+02.SiF4等を用い
れば良い。テーパー量は電力、エツチング時間等を可変
することにより任意に制御することができる。
When using the above cylindrical plasma etching apparatus, in the case of Sio2, CF4. cF4+02, etc., S+3N, CF4+02. SiF4 or the like may be used. The amount of taper can be arbitrarily controlled by varying the electric power, etching time, etc.

次にドライエツチング後のAZ系レジストを酸素アラシ
アを用いて除去し、実施例1と同様に第2導電層を積層
する。急峻な段差部が傾斜を持つようになるため、Au
、 At、 Cu等の導電層を真空蒸着及びスパッタ法
等を用いて積層しても段差部に於いて段切れ切れ込み等
がなく、良好な段差被覆状態となる。このような絶縁層
エツチング方法を用いた薄膜磁気ヘッドは導電層の微細
パターンが可能になるため高密度記録に適したヘッドに
なる0 〔効果〕 以上のように本発明を用いると、絶縁層のエツチングが
精度良く、かつ、エツチング断面に傾斜を持たせる事が
でき、そのため薄膜の積層が容易にできるので有効であ
る。
Next, the AZ-based resist after dry etching is removed using oxygen alasia, and a second conductive layer is laminated in the same manner as in Example 1. Since the steep step becomes sloped, the Au
Even if conductive layers such as At, Cu, and the like are laminated using vacuum evaporation, sputtering, or the like, there will be no step cuts or cuts in the step portion, resulting in a good step coverage state. A thin-film magnetic head using such an insulating layer etching method becomes a head suitable for high-density recording because it becomes possible to form a fine pattern on the conductive layer. [Effect] As described above, when the present invention is used, This is effective because the etching is accurate and the etched cross section can be sloped, making it easy to stack thin films.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は従来の等方性エツチングを施こした絶縁層の断
面図、第2図は従来の異方性エツチングを施こした絶縁
層の断面図、第3図は薄膜磁気ヘッドの巻線部分を示す
図、第4図(a)〜(c)は本発明による工程を説明す
るための断面図である。 31;強磁性体基板 33:第1導電層 34゜39°
下部絶縁層 85.40:上部絶縁層 37゜38二第
2導電層 41:強磁性体層 代理人 弁理士 福 士 愛 彦 (他2名)第1 閃
           第21第3LIJ (0)                      
        31:IA4  図
Figure 1 is a cross-sectional view of an insulating layer subjected to conventional isotropic etching, Figure 2 is a cross-sectional view of an insulating layer subjected to conventional anisotropic etching, and Figure 3 is a winding of a thin-film magnetic head. 4(a) to 4(c) are cross-sectional views for explaining the steps according to the present invention. 31; Ferromagnetic substrate 33: First conductive layer 34°39°
Lower insulating layer 85.40: Upper insulating layer 37°382 Second conductive layer 41: Ferromagnetic layer Agent Patent attorney Yoshihiko Fukushi (and 2 others) 1st Flash 21st 3rd LIJ (0)
31:IA4 Figure

Claims (1)

【特許請求の範囲】 1)垂直より傾斜したエツジをもつ絶縁層を基板上に形
成するためのエツチング方法において、少なくともエツ
チング特性の異なる2種類の絶縁層を積層して形成し、
先に堆積された下部絶縁層に比べて上部絶縁層をエツチ
ングされ易い特性の絶縁層とし、積層された上記絶縁層
を平行平板型ドライエツチング法で異方性エラチン  
3゜グし、次に円筒型プラズマエツチング法で等方性エ
ツチングしてエツチング断面に傾斜をもたせることを特
徴とする絶縁層のエツチング方法。 2)前記絶縁層は下部絶縁層が緻密な膜質をもつ5i0
2であり、上部絶縁層は塗布工程を経て形成された粗な
膜質の5i02であることを特徴とする特許請求の範囲
第1項記載の絶縁層のエラ   1チング方法。 3)前記絶縁層はプラズマCVD法によって形成され、
下部絶縁層と上部絶縁層とでプラズマCVDの条件を変
えてエツチング特性の異なる多層絶縁層としたことを特
徴とする特許請求の範囲第1項記載の絶縁層のエツチン
グ方法。 4)前記基板は表面が絶縁薄膜で被れた強磁性体であり
、絶縁層は強磁性体上に形成された導電性のスパイラル
巻線上を被い、上方に金属強磁性層が積層される薄膜磁
気ヘッドの絶縁層であることを特徴とする特許請求の範
囲第1項、第2項又は第3項記載の絶縁層のエツチング
方法。
[Claims] 1) An etching method for forming an insulating layer on a substrate with edges inclined from the vertical, comprising laminating at least two types of insulating layers having different etching characteristics,
The upper insulating layer is made to be an insulating layer that is more easily etched than the lower insulating layer deposited first, and the laminated insulating layer is anisotropically etched using a parallel plate dry etching method.
3.degree., and then isotropically etched using a cylindrical plasma etching method to give an etched cross section a slope. 2) The insulating layer has a lower insulating layer of 5i0 having a dense film quality.
2. The method for etching an insulating layer according to claim 1, wherein the upper insulating layer is a rough 5i02 film formed through a coating process. 3) the insulating layer is formed by a plasma CVD method,
2. The method of etching an insulating layer according to claim 1, wherein the plasma CVD conditions are changed for the lower insulating layer and the upper insulating layer to form a multilayer insulating layer having different etching characteristics. 4) The substrate is a ferromagnetic material whose surface is covered with an insulating thin film, the insulating layer covers a conductive spiral winding formed on the ferromagnetic material, and a metal ferromagnetic layer is laminated above. A method of etching an insulating layer according to claim 1, 2 or 3, wherein the etching method is an insulating layer of a thin film magnetic head.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0369336A2 (en) * 1988-11-14 1990-05-23 National Semiconductor Corporation Process for fabricating bipolar and CMOS transistors on a common substrate

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0369336A2 (en) * 1988-11-14 1990-05-23 National Semiconductor Corporation Process for fabricating bipolar and CMOS transistors on a common substrate
US5554554A (en) * 1988-11-14 1996-09-10 National Semiconductor Corporation Process for fabricating two loads having different resistance levels in a common layer of polysilicon

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