JPS5984315A - Memory circuit - Google Patents

Memory circuit

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Publication number
JPS5984315A
JPS5984315A JP19436582A JP19436582A JPS5984315A JP S5984315 A JPS5984315 A JP S5984315A JP 19436582 A JP19436582 A JP 19436582A JP 19436582 A JP19436582 A JP 19436582A JP S5984315 A JPS5984315 A JP S5984315A
Authority
JP
Japan
Prior art keywords
counter
memory
read
address
bits
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP19436582A
Other languages
Japanese (ja)
Inventor
Yoriyasu Takeguchi
竹口 順康
Tetsukazu Kameda
亀田 哲一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP19436582A priority Critical patent/JPS5984315A/en
Publication of JPS5984315A publication Critical patent/JPS5984315A/en
Pending legal-status Critical Current

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Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11BINFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B5/00Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
    • G11B5/02Recording, reproducing, or erasing methods; Read, write or erase circuits therefor
    • G11B5/09Digital recording

Landscapes

  • Optical Recording Or Reproduction (AREA)
  • Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)

Abstract

PURPOSE:To minimize the capacity of an RAM, by optionally changing the readout order of data from the RAM in accordance with the stored content of a read-only memory. CONSTITUTION:A counter 11 is a 24-notation write symbol counter and the value of the counter 11 itself is used as the low-order five bits of an RAM18. The high-order two bits of the RAM18 are optionally selected from an ROM14 in accordance with the frame counter value of another counter 12. A counter 13 is a 24-notation readout symbol counter and the value of the counter 13 itself is used as the least significant bit of the RAM18 and the other four bits of the RAM18 are inputted into the RAM18 after key are passed through an ROM16 and rearrangement of the symbol is performed on them. The high-order two bits of the RAM18 are optionally selected from an ROM15 in accordance with the frame counter value of the counter 12. Therefore, the capacity of the RAM18 can be minimized.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、例えばオーディオ信号をパルス符号変調信号
(以下PCM信号と略す)に変換し、このPCM信号を
ディスク上にピットとして螺旋状または同心円状に配列
したPCMオーディオディスクの再生装置等のディジタ
ル信号処理回路のデータの時間軸操作を行なうのに用い
るメモリ回路に関するものである。
DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention converts, for example, an audio signal into a pulse code modulation signal (hereinafter abbreviated as a PCM signal), and converts this PCM signal into pits on a disk in a spiral or concentric pattern. The present invention relates to a memory circuit used to perform time axis manipulation of data in a digital signal processing circuit such as a playback device for arranged PCM audio discs.

従来例の構成とその問題点 光学方式のPCMオーディオディスクの復号方式はCI
RCデコーダと呼はれるもので、第1図に示す様な構成
である。第1図番こおいて、C1デコーダ(2)とC2
デコーダ(4)はパリティを用いて符号の誤り検出及び
訂正を行なう部分であり、C1デスクランブル回路(1
)、ディンターリーブ(3)、C2デスクランブル回路
(5)はそイI、ぞれ定められたフォーマットでデータ
をシンボル単位で遅延を施したり、並べたり、並べ換え
たりする時間軸操作を行なう部分である。ここでシンボ
ルとは、16ビツトを1ワードとするPCM信号の上位
又は下位の8ビツトのデータを意味している。またシン
ボルの集まりをフレームという言葉で表わし、第1図の
CIRCデコーダによる復号後は、1フレームは24シ
ンボルで構成されており、復号前は8シンボルのパリテ
ィが付加されていて、1フレームは82シンボルで構成
されている。
Conventional configuration and its problems The decoding method for optical PCM audio discs is CI.
It is called an RC decoder and has a configuration as shown in FIG. In Figure 1, C1 decoder (2) and C2
The decoder (4) is a part that performs code error detection and correction using parity, and the C1 descrambling circuit (1
), dinterleave (3), and C2 descrambling circuit (5) are the parts that perform time axis operations such as delaying, arranging, and rearranging data in symbol units in a predetermined format. It is. Here, the symbol means data of the upper or lower 8 bits of a PCM signal in which 1 word is made up of 16 bits. In addition, a collection of symbols is expressed by the word frame, and after decoding by the CIRC decoder in Fig. 1, one frame consists of 24 symbols, and before decoding, 8 symbols of parity are added, and one frame consists of 82 symbols. It is made up of symbols.

第2図はC2デスクランブル回路の実際のデータシンボ
ルの操作を表わした図で、信号名Sm、 nにおいて、
mはフレーム番号、nはシンボル番号を示している。ま
た■は2フレームの遅延操作を示している。例えばS2
.oは2フレーム目の0累Hのシンボルを、So、12
はθフレーム目の12番目のシンボルを表わしている。
Figure 2 is a diagram showing the actual operation of data symbols in the C2 descrambling circuit. In the signal names Sm and n,
m indicates a frame number, and n indicates a symbol number. Also, ■ indicates a two-frame delay operation. For example, S2
.. o is the 0-total H symbol of the second frame, So, 12
represents the 12th symbol of the θ-th frame.

第2図の様な操作を行なうには、通常ランダムアクセス
メモリ(以下RAMと略す)が用いられる。
To perform the operation shown in FIG. 2, a random access memory (hereinafter abbreviated as RAM) is usually used.

第1図のCIRCデコーダはコストの面から見て大規模
集積回路(以下LSIと略す)化されるのが一般的で、
C2デスクランブル回路もその中に含まれる。ところが
、C2デスクランブル回路ではRAMを用いるために、
LSI外部に誠を持つとまたコスト高となるので、LS
I内部にRAMを入れた方が良い。しかし票はLSIの
内部で読み出し専用メモリ(以下ROMと略す)等に比
較し°C大きな面積を占めるため、できる限り容量を顛
らさなけれはならない。
The CIRC decoder shown in Figure 1 is generally implemented as a large-scale integrated circuit (hereinafter abbreviated as LSI) from a cost perspective.
A C2 descrambling circuit is also included therein. However, since the C2 descrambling circuit uses RAM,
If you have sincerity outside of LSI, the cost will be high again, so LS
It is better to put RAM inside I. However, since the vote occupies a larger area within the LSI than a read-only memory (hereinafter abbreviated as ROM) or the like, the capacity must be increased as much as possible.

発明の目的 本発明は、第1図の如きC2デスクランブル回路の構成
におい゛C%第2図かられかる様に、1フレームの全2
4シンボル中、前半の12シンボルはフレーム単位の遅
延がなく、後半の12シンボルのみ2フレームの遅延が
あることを考慮して第8図の様なメモリ空間のRAMを
考えることにより票の容態を最小にすることを目的とす
るものである。
OBJECTS OF THE INVENTION The present invention provides a C2 descrambling circuit having a configuration as shown in FIG.
Of the 4 symbols, the first 12 symbols have no frame-by-frame delay, and only the latter 12 symbols have a 2-frame delay, so by considering the RAM of the memory space as shown in Figure 8, the voting condition can be determined. The purpose is to minimize.

発明の構成 上記目的を達成するために、本発明は、ランダムアクセ
スメモリの書き込みアドレスを決定する第1のカウンタ
と、上記メモリの読み出しアドレスを決定する第2のカ
ウンタと、上記メモリの読み書き両方の上位アドレスを
決定する第8のカウンタと、第1及び第8のカウンタの
出力をアドレス入力とする第1の読み出し専用メモリと
第2のカウンタの出力をアドレス入力とする第2の読み
出し専用メモリと、第2及び第8のカウンタの出力をア
ドレス入力とする第8の読み出し専用メモリと、ランダ
ムアクセスメモリの最後の書き込みアドレスになる第1
のカウンタ及び第1の読み出し専用メモリの出力と最終
の読み出しアドレスとなる第2及び第3の読み出し専用
メモリの出力とを切換える選択l路とを具備し、前記ラ
ンダムアクセスメモリは前記選択回路の出力をアドレス
入力とする任意のビット数を有し、前記8種の読み出し
専用メモリの記憶内容によ昏)、ランダムアクセスメモ
リからのデータの読み出し順序を任意の順序にできる様
に構成したものである。
Structure of the Invention In order to achieve the above object, the present invention provides a first counter that determines a write address of the random access memory, a second counter that determines a read address of the memory, and a second counter that determines a read address of the memory. an eighth counter that determines an upper address; a first read-only memory whose address inputs are the outputs of the first and eighth counters; and a second read-only memory whose address inputs are the outputs of the second counter. , an eighth read-only memory whose address inputs are the outputs of the second and eighth counters, and a first memory which is the last write address of the random access memory.
a counter and a selection path for switching between the output of the first read-only memory and the outputs of the second and third read-only memories serving as the final read address, and the random access memory is provided with an output of the selection circuit. has an arbitrary number of bits as an address input, and is configured so that data can be read out from the random access memory in any order (depending on the memory contents of the eight types of read-only memories). .

実施例の説明 以下本発明の一実施例を図面に基づいて説明する。第8
図は本発明の02デスクランブル回路のRAMのメモリ
アドレス空間を示し、1マスは12シンボル分のメモリ
空間を表わし°Cおり、左側の2列は前半の12シンボ
ル、右側の4列は後半の12シンボルを表わしている。
DESCRIPTION OF EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. 8th
The figure shows the memory address space of the RAM of the 02 descrambling circuit of the present invention. One square represents the memory space for 12 symbols. The two columns on the left represent the first 12 symbols, and the four columns on the right represent the second half. It represents 12 symbols.

また実線及び破線の矢印はそれぞれ書き込み、読み出し
の順序を示し°〔いる。(a)、(b)、(c)、 (
d)はフレーム単位ごとのlく個の書き込み及び読み出
しのメモリ空間中1こおける位置を表わしており、(a
)→(b)→(C)→(d)→(a)→・・・・・・と
4フレームごとに繰り返す。第8図のメモリ空間の容態
は、12X6シンボルで、1シンボルは8ビツトである
ので、12 X 6 X 8 = 576ビツトとなり
、この程度であればLSI中に含めることが可能である
Also, solid line and broken line arrows indicate the order of writing and reading, respectively. (a), (b), (c), (
d) represents the position in the memory space of l writing and reading for each frame, and (a
)→(b)→(C)→(d)→(a)→... is repeated every 4 frames. The state of the memory space in FIG. 8 is 12 x 6 symbols, and one symbol is 8 bits, so 12 x 6 x 8 = 576 bits, which can be included in an LSI.

第8図のメモリ空間の票を含むC2デスクランブル回路
全体のブロック図をボすと、負34図の様になる。第4
図において、カウンタ0復は24進の書込みシンボルカ
ウンタで、選択回路0ηが書込み側を選択している時、
RAM O場の下位5ビツトはカウンタ01)の値がそ
のまま入力され、上位2ビツトは、カウンタ04のフレ
ームカウンタの値により、ROM0尋から第8図の(a
)〜(d)のいずれかの状態が選ばれる。カウンタ(至
)は24進の読み出しシンボルカウンタで、選択回路α
りが読出し側を選択している時、RAM Qlllの下
位5ビツトのうち、最下位ピッ]・はカウンタ03の値
がそのまま入力され、他の4ヒτツトはROM Qfl
を通・つて第2図に示したシンボルの並べ替えが行なわ
れた後、RAM 01に入力される。上位2ビツトはカ
ウンタ(6)のフレームカウンタの値によりROM(ハ
)から第8図の(a)〜(d)のいずれかの状態カ選バ
レル。第4図(7J ROM Q4、ROM C16、
ROM CIG Itすべ°C48ビットで小容態のた
めにLSIの内部におい°Cも大きな面積を占めること
はない。
If the block diagram of the entire C2 descrambling circuit including the memory space in FIG. 8 is blanked out, it becomes as shown in Figure 34. Fourth
In the figure, counter 0 is a 24-base write symbol counter, and when the selection circuit 0η selects the write side,
The lower 5 bits of the RAM O field are input with the value of counter 01), and the upper 2 bits are input from ROM 0 fathom to (a in Fig. 8) according to the value of the frame counter of counter 04.
) to (d) is selected. The counter (to) is a 24-decimal readout symbol counter, and the selection circuit α
When the read side is selected, the value of the counter 03 is input as is to the lowest 5 bits of the RAM Qll, and the other 4 bits are input to the ROM Qfl.
After the symbols shown in FIG. 2 are rearranged through , the symbols are input to RAM 01. The upper two bits select one of the states (a) to (d) in FIG. 8 from the ROM (c) according to the value of the frame counter of the counter (6). Figure 4 (7J ROM Q4, ROM C16,
ROM CIG It is all 48 bits and small so it does not occupy a large area inside the LSI.

発明の効果 以上の様に、本発明によれば、回路全体が簡単化され、
またLSI化を考えた場合もRAMの容量は最小限であ
り、さらにもしC2デスクランブル回路のシンボルの並
べ替えのフォーマットが変わってもROMのコーディン
グの変更のみで対応できるという非常にすぐれた効果を
発揮するものである。
As described above, according to the present invention, the entire circuit is simplified,
In addition, when considering LSI implementation, the RAM capacity is minimal, and even if the symbol rearrangement format of the C2 descrambling circuit changes, it can be handled simply by changing the ROM coding. It is something that can be demonstrated.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図はCIRCデコーダの構成のブロック図、第2図
はC2デスクランブル回路のデータの操作を表わす図、
第8・図は本発明によるRAMのメモリアドレス空間図
、第4図は本発明のC2デスクランブル回路の構成を示
すブロック図である。 (5)・・・C2デスクランブル回路、uU Oa O
:1・・・カウンタ、OΦQIjαQ・・・ROM 、
αη・・・選択回路、0→・・・RAM。 代理人   森 本 義 弘 第1図 第2図 第3図 (aン         (し>         c
c)        td)第4図 居
Fig. 1 is a block diagram of the configuration of the CIRC decoder, Fig. 2 is a diagram showing the data manipulation of the C2 descrambling circuit,
FIG. 8 is a memory address space diagram of the RAM according to the present invention, and FIG. 4 is a block diagram showing the configuration of the C2 descrambling circuit according to the present invention. (5)...C2 descrambling circuit, uU Oa O
:1...Counter, OΦQIjαQ...ROM,
αη...Selection circuit, 0→...RAM. Agent Yoshihiro Morimoto Figure 1 Figure 2 Figure 3 (a)
c) td) Figure 4

Claims (1)

【特許請求の範囲】 1、 ランダムアクセスメモリの書き込みアドレスを決
定する第1のカウンタと、上記メモリの読み出しアドレ
スを決定する第2のカウンタと、上記メモリの読み書き
内方の上位アドレスを決定する第8のカウンタと、第1
及び第8のカウンタの出力をアトトス入力とする第1の
読み出し専用メモリと、第2のカウンタの出力をアドレ
ス入力とする第2の読み出し専用メモリと、第2及び第
8のカウンタの出力をアドレス人力とする第8の読み出
し専用メモリと、ランダムアクセスメモリの最終の書き
込みアドレスになる第1のカウンタ及び第1の読み出し
専用メモリの出力と最終の読み出しアドレスとなる第2
及び第8の読み出し専用メモリの出力とを切換える選択
回路とを具備し、前記ランダムアクセスメモリは前記選
択回路の出力をアドレス人力とする任意のビット数を有
し、前記8種の読み出し専用メモリの記憶内容により、
ランダムアクセスメモリからのデータの読み出し順序を
任意の順序にできる様に構成しtこメモリ回路。 2、 読み出し専用メモリの記憶内容を適切な値1こす
ることにより、ランタムアクセスメモリの容態を最小限
に減らし、大規検集槓回路に逸する構成にしたことを特
徴とする特許請求の範囲第1項記載のメモリ回路。
[Claims] 1. A first counter that determines a write address of the random access memory, a second counter that determines a read address of the memory, and a second counter that determines an upper address for reading and writing of the memory. 8 counter and the first
and a first read-only memory whose address input is the output of the eighth counter, a second read-only memory whose address input is the output of the second counter, and whose address is the output of the second and eighth counters. An eighth read-only memory that is manually operated, a first counter that is the final write address of the random access memory, and a second counter that is the output of the first read-only memory and the final read address.
and a selection circuit for switching the output of the eight read-only memories, and the random access memory has an arbitrary number of bits using the output of the selection circuit as an address input, and Depending on the memory content,
A memory circuit configured to read data from a random access memory in any order. 2. The scope of the patent claim is characterized in that the contents of the read-only memory are reduced to an appropriate value by 1, thereby reducing the state of the random access memory to a minimum, so that it is not lost to the large-scale detection and collection circuit. The memory circuit according to item 1.
JP19436582A 1982-11-04 1982-11-04 Memory circuit Pending JPS5984315A (en)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60254463A (en) * 1984-05-31 1985-12-16 Sony Corp Recording/reproducing system of digital data
JPS63228471A (en) * 1987-03-17 1988-09-22 Sony Corp Digital multi-channel recorder

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