JPS5965441A - 半導体集積回路の故障解析装置 - Google Patents
半導体集積回路の故障解析装置Info
- Publication number
- JPS5965441A JPS5965441A JP57175569A JP17556982A JPS5965441A JP S5965441 A JPS5965441 A JP S5965441A JP 57175569 A JP57175569 A JP 57175569A JP 17556982 A JP17556982 A JP 17556982A JP S5965441 A JPS5965441 A JP S5965441A
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- JP
- Japan
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- circuit
- electron beam
- test pattern
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- Granted
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は半導体集積回路（工Ｃ）の故障回路部分を検出
し、工Ｃの信頼性又はＩＣ１含む電子回路系の欠陥を検
出するための故障解析システムに関する。
し、工Ｃの信頼性又はＩＣ１含む電子回路系の欠陥を検
出するための故障解析システムに関する。
（ｂ） 従来技術と問題点
工Ｃは急速な発展に伴なって、Ｌ ｓ Ｉ Ｌ ＶＬＳ
Ｉと益々高密度・高集積化されてきた、これに従って、
ＩＣの電気的特性試験は非常に重要で、且つ複雑となり
、高度な工Ｃテスタが使用されるようになってきた。し
かし、大容量化したＬＳＩにおいて、例えば論理回路構
成のＬＳＩでは１万ゲートに苅して端子数はわずか１０
０ピン程度に過ぎないから、個々のゲートの特性をすべ
て試験することは不可能である。また、可能なかぎりの
機能テストをおこ々うことは多くの工数を要することに
なり、これもまた非常に困難なことである。したがって
、ＬＳＩでは基本的な特性試験のみ行なっているが、こ
のようなＬＳＩでは電子回路セットの動作中にＬＳＩの
故障が発見される場合もあり、その場合昏は故障原因の
解析が必要で、故障解析は信頼度上極めて大切なことで
あるうその故障前−・析にはＬＳＩ容器を開封し、キャ
ップ（蓋）を取り外して、微細な工Ｃ素子を顕微鏡でｗ
Ａ察し、不良ゲート又は不良配線を検出し、故障の究明
がおこ々われる。
Ｉと益々高密度・高集積化されてきた、これに従って、
ＩＣの電気的特性試験は非常に重要で、且つ複雑となり
、高度な工Ｃテスタが使用されるようになってきた。し
かし、大容量化したＬＳＩにおいて、例えば論理回路構
成のＬＳＩでは１万ゲートに苅して端子数はわずか１０
０ピン程度に過ぎないから、個々のゲートの特性をすべ
て試験することは不可能である。また、可能なかぎりの
機能テストをおこ々うことは多くの工数を要することに
なり、これもまた非常に困難なことである。したがって
、ＬＳＩでは基本的な特性試験のみ行なっているが、こ
のようなＬＳＩでは電子回路セットの動作中にＬＳＩの
故障が発見される場合もあり、その場合昏は故障原因の
解析が必要で、故障解析は信頼度上極めて大切なことで
あるうその故障前−・析にはＬＳＩ容器を開封し、キャ
ップ（蓋）を取り外して、微細な工Ｃ素子を顕微鏡でｗ
Ａ察し、不良ゲート又は不良配線を検出し、故障の究明
がおこ々われる。
この究明のための観察４（ｋ査は、通常の高倍率顕微鏡
又はＳ Ｅ Ｍ （電子顕＠鏡）が利用されるが、微細
で人容俄のＬＳＩ中の小さな故障回路を見い出すことは
容易なことではない。したがって、ＬＳＩの設計に利用
しりＣＡ Ｄ （ＣＯＩＩｌｐｕｂｅｒ ＡａＣＬｅ（
ＩＤｆ３Ｓ：ｉ−ｇｎ） システムからえられる回路
データとマスクデータとを参考にして、目視観察あるい
は写真撮影などにより故障回路の検出がなされている。
又はＳ Ｅ Ｍ （電子顕＠鏡）が利用されるが、微細
で人容俄のＬＳＩ中の小さな故障回路を見い出すことは
容易なことではない。したがって、ＬＳＩの設計に利用
しりＣＡ Ｄ （ＣＯＩＩｌｐｕｂｅｒ ＡａＣＬｅ（
ＩＤｆ３Ｓ：ｉ−ｇｎ） システムからえられる回路
データとマスクデータとを参考にして、目視観察あるい
は写真撮影などにより故障回路の検出がなされている。
しかし、外見上から異常が認められない故障があり、故
障解析に工数がか！るにも拘らず、精度の低い検出が行
われているのが現状である。
障解析に工数がか！るにも拘らず、精度の低い検出が行
われているのが現状である。
したがって、最近新しい故障回路検出方法としテ軍子ビ
ームブロービング（ＥＢブロービング）が提案されてき
た（解説記事二日経エレク１−ロニクス３−１５／’８
２ Ｐ、１７２〜２０１）が、それは電、子ビームを照
射して、ＬＳＩの表面から反Ａが１シた二次電子の電位
分布を観測し、ＩＣを診断するものである。しかし、か
ようなＥＢフ”ロービングは外観検査とは違って、故障
検出の精度は極めて向上するが、Ｔ、 Ｓ工素子全面を
電子ビームで順次に照射して探し出す方法であるから、
その工数は上記した従来の観察検査と同様、あるいはそ
れ以上に過大になる、 （０） 発明の目的 本発明は、このような欠点を解消して、短時間に解明で
きる精度の良いＩＣの故障解析装置を提案するものであ
る。
ームブロービング（ＥＢブロービング）が提案されてき
た（解説記事二日経エレク１−ロニクス３−１５／’８
２ Ｐ、１７２〜２０１）が、それは電、子ビームを照
射して、ＬＳＩの表面から反Ａが１シた二次電子の電位
分布を観測し、ＩＣを診断するものである。しかし、か
ようなＥＢフ”ロービングは外観検査とは違って、故障
検出の精度は極めて向上するが、Ｔ、 Ｓ工素子全面を
電子ビームで順次に照射して探し出す方法であるから、
その工数は上記した従来の観察検査と同様、あるいはそ
れ以上に過大になる、 （０） 発明の目的 本発明は、このような欠点を解消して、短時間に解明で
きる精度の良いＩＣの故障解析装置を提案するものであ
る。
回）発明の構成
その目的は半導体集積回路にテストパターンデータを入
力し、機能試験をおこなってエラーとなるテストパター
ンデータと該エラーが検出された外部端子とを検知し、
次いで故障解析シュミレーションからえられる故障解析
データおよびマスクデータと、上記テストパターンデー
タおよび外部端子とを照合して予想される故障回路部分
全選出し、該回路部分に上記テストパターンデータを与
え、且つ該回路部分に電子ビームを照射して二次電子の
電位を測定し、故障回路部分を検出する故障解析装置に
よって達成することができ、以下実施例によって詳しく
説明する。
力し、機能試験をおこなってエラーとなるテストパター
ンデータと該エラーが検出された外部端子とを検知し、
次いで故障解析シュミレーションからえられる故障解析
データおよびマスクデータと、上記テストパターンデー
タおよび外部端子とを照合して予想される故障回路部分
全選出し、該回路部分に上記テストパターンデータを与
え、且つ該回路部分に電子ビームを照射して二次電子の
電位を測定し、故障回路部分を検出する故障解析装置に
よって達成することができ、以下実施例によって詳しく
説明する。
（ｅ） 発明の実施例
Ｉ Ｃの故障解析については、上記以外の種々の工程又
は時点でおこなわれており、つＪ−バー処理工程後のプ
ローブテストで発生した不良品の解析。
は時点でおこなわれており、つＪ−バー処理工程後のプ
ローブテストで発生した不良品の解析。
パッケージに封入した後の一次テヌト（直流テスト）又
は二次テスト（機能テスト）で発生じた不良の１解析が
あり、更に品質管理上の抜取テスト又は寿命テストで発
生した不良解析、更には電子回路に組み入れて動作中に
発生したＩＣの故障品の解析がある。フローチャート図
の不良品解析以外の解析には、ＩＣは既にパッケージに
収納されているため、キャップ”を取り外して開封し、
ＴＣチップの表面が観察できるようにしなけノ１ばなら
ない。
は二次テスト（機能テスト）で発生じた不良の１解析が
あり、更に品質管理上の抜取テスト又は寿命テストで発
生した不良解析、更には電子回路に組み入れて動作中に
発生したＩＣの故障品の解析がある。フローチャート図
の不良品解析以外の解析には、ＩＣは既にパッケージに
収納されているため、キャップ”を取り外して開封し、
ＴＣチップの表面が観察できるようにしなけノ１ばなら
ない。
今、一実施例として多種のＬＳＩのうち、論理り、 Ｓ
工の故障解析について説明する。第１図は本発明にか
＼る解析装置のフローチャート図を示しており、これに
基いて説明すると、既に良く知られているように（：
Ａ ］）システムでは、論理データｌｔ入力して、合理
的なレイアクｌ−図を作成し、ソ７″ＬＶｃよってマス
ク作成２が電子３１鍵１機によってなされている。他力
、テストパターンデータ３の入力によってテスタによる
試＠４１がおこなわれて、これは従来よりおこなわれて
いるものである。本発明でハＣＡ Ｉ） Ｖステムに予
め上記論理データｌとテストパターンデータ３とを入力
して、ＣＡＤシステ１１ヲ利用し故障解析シュミレーシ
ョン５をおこなって故障辞書６を作成しておく、この故
障辞書６は例えばディスクなどの外部メモリに内蔵させ
ておく。
工の故障解析について説明する。第１図は本発明にか
＼る解析装置のフローチャート図を示しており、これに
基いて説明すると、既に良く知られているように（：
Ａ ］）システムでは、論理データｌｔ入力して、合理
的なレイアクｌ−図を作成し、ソ７″ＬＶｃよってマス
ク作成２が電子３１鍵１機によってなされている。他力
、テストパターンデータ３の入力によってテスタによる
試＠４１がおこなわれて、これは従来よりおこなわれて
いるものである。本発明でハＣＡ Ｉ） Ｖステムに予
め上記論理データｌとテストパターンデータ３とを入力
して、ＣＡＤシステ１１ヲ利用し故障解析シュミレーシ
ョン５をおこなって故障辞書６を作成しておく、この故
障辞書６は例えばディスクなどの外部メモリに内蔵させ
ておく。
本発明では先づ、テスタによる試験４がおこなわれて、
その故障検知８がなされ、その故障となった論理り、
Ｓ Ｉ ７は例えばＥ工Ｔ型６４ビンのＩＣで、第２図
のＩＣ裏面図に示すように６４ビンのうち、Ｐ工の入力
ビン（端子）からテストパターンデータを入力すると、
Ｐｏの出力ビンからエラーが出力される結果かえられた
とする。そうすると、第３図ｍ、）の外形図に示してい
るギャップ°にを取り外し、同図（ｂ）に示すＩ Ｃチ
ッフ゛Ｈｉ露出させる。
その故障検知８がなされ、その故障となった論理り、
Ｓ Ｉ ７は例えばＥ工Ｔ型６４ビンのＩＣで、第２図
のＩＣ裏面図に示すように６４ビンのうち、Ｐ工の入力
ビン（端子）からテストパターンデータを入力すると、
Ｐｏの出力ビンからエラーが出力される結果かえられた
とする。そうすると、第３図ｍ、）の外形図に示してい
るギャップ°にを取り外し、同図（ｂ）に示すＩ Ｃチ
ッフ゛Ｈｉ露出させる。
一方、故障検出８の結果、その入力したテストデターン
ｙ’ ｐト故障１（ｔｔ出状ｇ ’ｆｒ−ＣＡ １つ
システムに人力し、ＣＡ ｌ）システムにおいて故障辞
書６と照合して故障回路を抽出し、更ＫＣＡＤシステム
に収納されているマスクデータ９より故障回路の回路座
標データ１ｏ５Ｃ選び出す。このような故障回路は１つ
の回路とは限定できずに、むしろ複数回路が抽出され、
複数の座標データが選出される場合が多い。それは既に
上記したようにテスタではすべてのゲートを直接試験す
ることは不可能であり、与えらノまた外部の端子でしか
検知できていないからである。
ｙ’ ｐト故障１（ｔｔ出状ｇ ’ｆｒ−ＣＡ １つ
システムに人力し、ＣＡ ｌ）システムにおいて故障辞
書６と照合して故障回路を抽出し、更ＫＣＡＤシステム
に収納されているマスクデータ９より故障回路の回路座
標データ１ｏ５Ｃ選び出す。このような故障回路は１つ
の回路とは限定できずに、むしろ複数回路が抽出され、
複数の座標データが選出される場合が多い。それは既に
上記したようにテスタではすべてのゲートを直接試験す
ることは不可能であり、与えらノまた外部の端子でしか
検知できていないからである。
このようにして選び出された回路座標をＥＢグローピン
グシステムに入力１１１．、ｉｃにテストパターンデー
タを与えて、電子ビームでその回路を照射する。そうす
ると、回路配線の二次電子の電位が測定１２され、それ
は照射した電子ビームを受けて、配線から飛び出した２
次電子である。
グシステムに入力１１１．、ｉｃにテストパターンデー
タを与えて、電子ビームでその回路を照射する。そうす
ると、回路配線の二次電子の電位が測定１２され、それ
は照射した電子ビームを受けて、配線から飛び出した２
次電子である。
そして２次電子による測定電位が予想と違っていれば、
故障回路であると検出される一故障回路が発見されない
場合は、更に他の選出された回路座標を入力１１して、
繰り返えし１に位を測定１２する。
故障回路であると検出される一故障回路が発見されない
場合は、更に他の選出された回路座標を入力１１して、
繰り返えし１に位を測定１２する。
第４図は一例として選び出さハた。ＬＳＩチッフ。
内の座標図を示しており、座標ｘｎ、 Ｙｎ点がＥ Ｂ
ブロービングシヌテムに入力されると、図示のしＳエチ
ッグ部分に電子ビームを照射する。このチップ部分の論
理回路図を第５図に示す。第４図と第５図によって更に
具体的説明を加えると、図中のＸｌ、Ｘ２．Ｘ３．Ｘ４
は入力端子で、ｙが出力端子である。この論理回路の
テストデータは次表の通、りとする。
ブロービングシヌテムに入力されると、図示のしＳエチ
ッグ部分に電子ビームを照射する。このチップ部分の論
理回路図を第５図に示す。第４図と第５図によって更に
具体的説明を加えると、図中のＸｌ、Ｘ２．Ｘ３．Ｘ４
は入力端子で、ｙが出力端子である。この論理回路の
テストデータは次表の通、りとする。
尚、表の出力端のＨは″１′信号、Ｌは１０″信号の基
待値である。
待値である。
ところが、このような論理回路内において、例えばＡ、
Ｂ、Ｃ，Ｄの４つの故障を仮定し、その故障は次のよう
なものとする。（第５図参照）この場合の作成される故
障辞書は次表のようになる。
Ｂ、Ｃ，Ｄの４つの故障を仮定し、その故障は次のよう
なものとする。（第５図参照）この場合の作成される故
障辞書は次表のようになる。
こ−に、１はそのテストで故障が発見されることを示し
、０は発見できない故障であることをあられしている。
、０は発見できない故障であることをあられしている。
例えば故障Ａはテスｌ−１でのみ発見され、他のテスト
では発見できない。上記の故障辞書はこの論理回路内の
一部分の故障に対するデータであるが、この論理回路に
限って考えてもこの回路は、２人力ｌ出力のゲート５個
及び５外部ピンから構成される回路であるから約４・０
個の故障辞書データが必要で、Ｉ、ＳＩ全全部なれば非
常に膨大であり、電子計算機のメモリにのみ収容できる
辞書である。
では発見できない。上記の故障辞書はこの論理回路内の
一部分の故障に対するデータであるが、この論理回路に
限って考えてもこの回路は、２人力ｌ出力のゲート５個
及び５外部ピンから構成される回路であるから約４・０
個の故障辞書データが必要で、Ｉ、ＳＩ全全部なれば非
常に膨大であり、電子計算機のメモリにのみ収容できる
辞書である。
さて、ＣＡＤシステムによって第４図に、示すチップ部
分が選出されると、Ｆ２Ｂブロービングジノ、テムに座
標Ｘｎ、Ｙｎを入力して、テストパターンデータを回路
に入力し、電子ビームを照射する。
分が選出されると、Ｆ２Ｂブロービングジノ、テムに座
標Ｘｎ、Ｙｎを入力して、テストパターンデータを回路
に入力し、電子ビームを照射する。
そうすると、その回路に断線があれば、予想の電位がえ
られずにそれが故障回路として検出される。
られずにそれが故障回路として検出される。
第６図に本発明にか−る故障解析システムの構成ブロッ
ク図を示す。即ち開封したＬ Ｓ 工３０ ’に電子ビ
ーム照射装置ｉ３１内のＸＹヌテージ３２上にお仝、電
子計算機４１の制御によってステージを動かして回路座
標Ｘｎ Ｙｎを電子ビーム３３の直下に置いてビーム照
射する。そして、反射的に飛び出た２次電子３５から電
位検出器３６で電位が検出され、それが電子計算機４１
に入力され、故障か否かが検出さＪする。この゛間予計
算機４１は電子ビーム照ＩＡ装置３１とＩＣテスタ５１
との両方を制御しており、ＩＣテスタ５１のドライバー
によって測定ソケット３７にテストパターンデータが与
えられる。外部メモリ４２にはテメトパターンデータ、
マスクデータ、故障辞書などが収められて、電子計算機
４１に呼び込まれ、すべてが電以上の実施例による説明
から明らかなように、本発明によれば故障回路の検出が
容易となり、且つ検出精度が極めて高くなる。したがっ
て、高密度・高集積化さハたＬＳＩ、ＶＬＳＩの品質向
上に第２は本発明にか＼る一実施例のｒ、ｓ］：裏面図
、第３図（ａ）は工Ｃ外形図、同図（ト）はＬＳＩチッ
プの表面図、第４図は同チップ内の回路座標園、第５図
はその論理回路図、第６図は本発明の１１４成ブロック
図である。
ク図を示す。即ち開封したＬ Ｓ 工３０ ’に電子ビ
ーム照射装置ｉ３１内のＸＹヌテージ３２上にお仝、電
子計算機４１の制御によってステージを動かして回路座
標Ｘｎ Ｙｎを電子ビーム３３の直下に置いてビーム照
射する。そして、反射的に飛び出た２次電子３５から電
位検出器３６で電位が検出され、それが電子計算機４１
に入力され、故障か否かが検出さＪする。この゛間予計
算機４１は電子ビーム照ＩＡ装置３１とＩＣテスタ５１
との両方を制御しており、ＩＣテスタ５１のドライバー
によって測定ソケット３７にテストパターンデータが与
えられる。外部メモリ４２にはテメトパターンデータ、
マスクデータ、故障辞書などが収められて、電子計算機
４１に呼び込まれ、すべてが電以上の実施例による説明
から明らかなように、本発明によれば故障回路の検出が
容易となり、且つ検出精度が極めて高くなる。したがっ
て、高密度・高集積化さハたＬＳＩ、ＶＬＳＩの品質向
上に第２は本発明にか＼る一実施例のｒ、ｓ］：裏面図
、第３図（ａ）は工Ｃ外形図、同図（ト）はＬＳＩチッ
プの表面図、第４図は同チップ内の回路座標園、第５図
はその論理回路図、第６図は本発明の１１４成ブロック
図である。
図中、ｌは論理データ、２はＣＡＤシステムのマスク作
成、８はテストパターンデータ、４はテスタによる試験
、５は故障解析シュミレーション。
成、８はテストパターンデータ、４はテスタによる試験
、５は故障解析シュミレーション。
６は故障辞書、７けＬＳＩ、８は故障検知、９はマスク
データ、１０は回路座標データ、１１はＥＢシステムへ
の回路座標人力、１２は電位検出、１３は故障回路検出
、Ｘ１〜Ｘ４．は入力端子、ｙは出力端子、３０はＬＳ
Ｉ、３１は電子ビーム照射装置、４１は電子側算機、４
２は外部メモＩＪ、５１は工Ｃテスタを示す。
データ、１０は回路座標データ、１１はＥＢシステムへ
の回路座標人力、１２は電位検出、１３は故障回路検出
、Ｘ１〜Ｘ４．は入力端子、ｙは出力端子、３０はＬＳ
Ｉ、３１は電子ビーム照射装置、４１は電子側算機、４
２は外部メモＩＪ、５１は工Ｃテスタを示す。
第１図
第４図
５８．３．１８
１°Ｉｆ ｌ’ｌの表出
昭和夕２ イ１″１旨′崎（１第１７／；ｔｄ シ；３
１山 １１ ４４ つ 、１１ °１シｌ’１ 、にのｌｆ’、ｌ ｆ、＋１＋、ｉ’ｈ
中、窄１人Ｉｉ＋’ｌｉ 神仝１甲、１１１川崎山中
１１：中１・ｊ・１）］中中０１！Ｊ地（５２２）名称
富士通株式会社 ４ 代 理 人 ｆ）１す１ 神＜〉用県
１巾１］ルＩ山中１＋：ｉｌ＜ ＩＩ＋・１）１中１０
１５番地８１１１１１１内内（ｒ別紙の通り （１） 本願明細書の第１１頁第１７行目の１第２は
本発明にか＼る一実施例のＬＳＩ裏面図、」とあるのを
１第２図は本発明にか＼る一実施例のＩＣ裏面図、」と
補正する。
１山 １１ ４４ つ 、１１ °１シｌ’１ 、にのｌｆ’、ｌ ｆ、＋１＋、ｉ’ｈ
中、窄１人Ｉｉ＋’ｌｉ 神仝１甲、１１１川崎山中
１１：中１・ｊ・１）］中中０１！Ｊ地（５２２）名称
富士通株式会社 ４ 代 理 人 ｆ）１す１ 神＜〉用県
１巾１］ルＩ山中１＋：ｉｌ＜ ＩＩ＋・１）１中１０
１５番地８１１１１１１内内（ｒ別紙の通り （１） 本願明細書の第１１頁第１７行目の１第２は
本発明にか＼る一実施例のＬＳＩ裏面図、」とあるのを
１第２図は本発明にか＼る一実施例のＩＣ裏面図、」と
補正する。
Claims (1)
- 半導体集積回路にテストパターンデータを入力し、機能
試験をおこなってエラーとなるテストパターンデータと
該エラーが検出された外部端子とを検知し、次いで故障
解析シュミレーションからえられる故障解析データおよ
びマスクデータト、上記テストパターンデータおよび外
部端子とを照合して予想される故障回路部分を選出し、
該回路部分に上記テストパターンデータを与え、且つ該
回路部分に電子ビームを照射して二次電子の電位を測定
し、故障回路部分を検出することを特徴とす・る半導体
集積回路の故障解析装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57175569A JPS5965441A (ja) | 1982-10-05 | 1982-10-05 | 半導体集積回路の故障解析装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57175569A JPS5965441A (ja) | 1982-10-05 | 1982-10-05 | 半導体集積回路の故障解析装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5965441A true JPS5965441A (ja) | 1984-04-13 |
| JPH0259628B2 JPH0259628B2 (ja) | 1990-12-13 |
Family
ID=15998368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57175569A Granted JPS5965441A (ja) | 1982-10-05 | 1982-10-05 | 半導体集積回路の故障解析装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5965441A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62276845A (ja) * | 1986-05-26 | 1987-12-01 | Casio Comput Co Ltd | 半導体検査装置 |
| JPS62276848A (ja) * | 1985-11-15 | 1987-12-01 | フエアチヤイルド セミコンダクタコ−ポレ−シヨン | 電子ビームテストプローブ方法及び装置 |
| US7185254B2 (en) | 2000-06-08 | 2007-02-27 | Advantest Corporation | Method and apparatus for generating test patterns used in testing semiconductor integrated circuit |
-
1982
- 1982-10-05 JP JP57175569A patent/JPS5965441A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62276848A (ja) * | 1985-11-15 | 1987-12-01 | フエアチヤイルド セミコンダクタコ−ポレ−シヨン | 電子ビームテストプローブ方法及び装置 |
| JPS62276845A (ja) * | 1986-05-26 | 1987-12-01 | Casio Comput Co Ltd | 半導体検査装置 |
| US7185254B2 (en) | 2000-06-08 | 2007-02-27 | Advantest Corporation | Method and apparatus for generating test patterns used in testing semiconductor integrated circuit |
| US7225377B2 (en) | 2000-06-08 | 2007-05-29 | Advantest Corporation | Generating test patterns used in testing semiconductor integrated circuit |
| US7225378B2 (en) | 2000-06-08 | 2007-05-29 | Advantest Corporation | Generating test patterns used in testing semiconductor integrated circuit |
| US7254764B2 (en) | 2000-06-08 | 2007-08-07 | Advantest Corporation | Generating test patterns used in testing semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0259628B2 (ja) | 1990-12-13 |
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