JPS5958853U - デバツグ装置 - Google Patents

デバツグ装置

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Publication number
JPS5958853U
JPS5958853U JP15543682U JP15543682U JPS5958853U JP S5958853 U JPS5958853 U JP S5958853U JP 15543682 U JP15543682 U JP 15543682U JP 15543682 U JP15543682 U JP 15543682U JP S5958853 U JPS5958853 U JP S5958853U
Authority
JP
Japan
Prior art keywords
microcomputer
debugging
debugging apparatus
mpu
clock signal
Prior art date
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Pending
Application number
JP15543682U
Other languages
English (en)
Inventor
博 横山
竹村　宏昭
Original Assignee
オムロン株式会社
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図はマイクロコンピュータと従来のデバッグ装置の
一例を示す回路図、第２図は本考案によるデバッグ装置
の一実施例を示す回路図であって、マイクロコシピユー
タに接続した状態を示す。 １・・・マイクロコンピュータ、２，８・・・ＭＰＵ３
・・・ＰＲＯＭ、４，９・・・ＰＡＭ、　５・・・発振
子、６，１２・・・デバッグ装置、１３・・・発振回路
、１４．１５・・・ツイストペア線。

Claims (1)

  1. 【実用新案登録請求の範囲】 マイクロプロセッシングユニット（以下ＭＰＵという）
    とそれにクロック信号を供給する発振子ヲ含ムマイクロ
    コンピュータをデバッグするデパック装置であって、 デパック装置内に他のＭＰＵと発振面路を設け、−前記
    マイクロコシピユータの発振子と該デバッグ装置の発振
    回路とをツイストペア線百で接続し、前記マイクロコン
    ピュータのクロックに等しい周一　波数のクロック信号
    を該デバッグ装置のＭＰＵに゛　供給するよう構成した
    ことを特徴とするデバッグ装置。
JP15543682U 1982-10-13 1982-10-13 デバツグ装置 Pending JPS5958853U (ja)

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JP15543682U JPS5958853U (ja) 1982-10-13 1982-10-13 デバツグ装置

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JPS5958853U true JPS5958853U (ja) 1984-04-17

Family

ID=30343295

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0160523A2 (en) * 1984-04-26 1985-11-06 Kabushiki Kaisha Toshiba Conveyor system

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0160523A2 (en) * 1984-04-26 1985-11-06 Kabushiki Kaisha Toshiba Conveyor system
EP0160523A3 (en) * 1984-04-26 1986-12-30 Kabushiki Kaisha Toshiba Conveyor system

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