JPS5956296A - ダイナミックメモリのリフレッシュ装置 - Google Patents
ダイナミックメモリのリフレッシュ装置Info
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- JPS5956296A JPS5956296A JP57167881A JP16788182A JPS5956296A JP S5956296 A JPS5956296 A JP S5956296A JP 57167881 A JP57167881 A JP 57167881A JP 16788182 A JP16788182 A JP 16788182A JP S5956296 A JPS5956296 A JP S5956296A
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- JP
- Japan
- Prior art keywords
- refresh
- memory
- counter
- memory element
- memory block
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、データ処理装置における大容量ダイナミック
メモリのリフレッシュ方式に関する。
メモリのリフレッシュ方式に関する。
技術の背景
半導体テクノロジーの発達に従って高集積度のＩＣが作
成可能になり、データ処理装置のメモリ装置にも非常に
高密度大容量なメモリが使用可能になっている。その−
例がダイナミックＩ？ Ａ Ｍである。このメモリの使
用上の注意点は、−・定周期でリフレッシュ動作が必要
ということであり、これを怠たるとメモリ内容が消失す
る・このため・グイプペソクＲＡ Ｍ型のメモリ装置で
は必ずリフレッシュ制御回路を設け°ζ一定周期でリフ
レ・ノシュ動作を行なっている。
成可能になり、データ処理装置のメモリ装置にも非常に
高密度大容量なメモリが使用可能になっている。その−
例がダイナミックＩ？ Ａ Ｍである。このメモリの使
用上の注意点は、−・定周期でリフレッシュ動作が必要
ということであり、これを怠たるとメモリ内容が消失す
る・このため・グイプペソクＲＡ Ｍ型のメモリ装置で
は必ずリフレッシュ制御回路を設け°ζ一定周期でリフ
レ・ノシュ動作を行なっている。
従来技術と問題点
上述したようにデータ処理装置内のメモリ装置としてダ
イナミックＲＡＭを用いる場合リフレ・ノシュ動作が必
要であり、これが処理装置のメモリアクセスを妨げる。
イナミックＲＡＭを用いる場合リフレ・ノシュ動作が必
要であり、これが処理装置のメモリアクセスを妨げる。
ずなわら、リフレ・ノシュ動作は処理装置のメモリアク
セスよりも通常優先順位が高く、リフレッシュ動作中ば
メモリアクセスがベンディングされた状態になる。リフ
レッシュ優先はメモリの内容消失を未然に防ぐためであ
るが、コツタめ従来方式ではりフレソシュリイクルとメ
モリリクエスザイクルが同時に生起゛・Ｊ−ると、メモ
リアクセスは必ず待たされ、その分データ処理装置の処
理効率が低下する（一般に３〜５％程度）。
セスよりも通常優先順位が高く、リフレッシュ動作中ば
メモリアクセスがベンディングされた状態になる。リフ
レッシュ優先はメモリの内容消失を未然に防ぐためであ
るが、コツタめ従来方式ではりフレソシュリイクルとメ
モリリクエスザイクルが同時に生起゛・Ｊ−ると、メモ
リアクセスは必ず待たされ、その分データ処理装置の処
理効率が低下する（一般に３〜５％程度）。
また、リフレッシュを優先させる制御回路も複雑になり
、ハードウェア量が相当なものになる欠点がある。
、ハードウェア量が相当なものになる欠点がある。
メモリアクセスを待たせずにリフレッシュを行なう方式
として、メモリユニットを複数のブロックに分け、処理
装置がアクセスするブロックと、リフレッシュ動作を行
なうブロックを分δｌｌする方法が考えられているが、
この方式では各ブロックに順番を設けてリフレッシュす
る等しているので余り効率的とは言えない。
として、メモリユニットを複数のブロックに分け、処理
装置がアクセスするブロックと、リフレッシュ動作を行
なうブロックを分δｌｌする方法が考えられているが、
この方式では各ブロックに順番を設けてリフレッシュす
る等しているので余り効率的とは言えない。
発明の目的
本発明は、各メモリブロック内のりフレッシュ状況を示
ずカウンタを設けてリフレッシュ制御し、メモリアク・
ムスを可及的に阻害−Ｕずかっ許容期間内にリフレッシ
ｊ、をＱ】率良く行なおうとするものである。
ずカウンタを設けてリフレッシュ制御し、メモリアク・
ムスを可及的に阻害−Ｕずかっ許容期間内にリフレッシ
ｊ、をＱ】率良く行なおうとするものである。
発明のＩＭ成
本発明は、ダイナミックメモリを複数のメモリ素子から
なるメモリブ１コｌツクの複数個で構成し、各メモリブ
１コｌツクにリフレッシュコントローラを設け、各リフ
レッシュコントローラに前記メモリ素子毎のりフレッシ
ュを要求するクロックをアンプカウントし、メモリ素子
のりフレッシュ実行を示すクロックをダウンカウンタす
るアンプダウンカウンタを設＆Ｊ、該カウンタの計数値
が０と最大値の間にあるときでかっ、当該メモリブｌコ
ックのメモリアクセスがないなら当該メモリブロックの
メモリ素子のりフレッシュを行なわせ、該カウンタの計
数値がリフレッシュをしない時間の許容限度に対応する
該最大値に達したときは当該メモリブロックのメモリ素
子のりフレッシュをメモリアクセスに優先して行′なわ
せることを特徴とするが、以下図示の実施例を参照しな
がらこれを詳細に説明する。
なるメモリブ１コｌツクの複数個で構成し、各メモリブ
１コｌツクにリフレッシュコントローラを設け、各リフ
レッシュコントローラに前記メモリ素子毎のりフレッシ
ュを要求するクロックをアンプカウントし、メモリ素子
のりフレッシュ実行を示すクロックをダウンカウンタす
るアンプダウンカウンタを設＆Ｊ、該カウンタの計数値
が０と最大値の間にあるときでかっ、当該メモリブｌコ
ックのメモリアクセスがないなら当該メモリブロックの
メモリ素子のりフレッシュを行なわせ、該カウンタの計
数値がリフレッシュをしない時間の許容限度に対応する
該最大値に達したときは当該メモリブロックのメモリ素
子のりフレッシュをメモリアクセスに優先して行′なわ
せることを特徴とするが、以下図示の実施例を参照しな
がらこれを詳細に説明する。
発明の実施例
第１しＩは本発明の一実施例を示す概略プロ・ツク図で
、ＭＢＩ−ＭＢＮばＮ個に分割したメモリブロック、Ｒ
Ｃ＋〜ＲＣＮは各メモリブ１ニドツクに対応さ−Ｕて設
しノたリフレッシュコン１暑コーラ、ＤＥＣはメモリア
ドレスの一部をデコードしてメモリブロックのセレクト
信号Ｓ Ｅ Ｌ Ｉ” Ｓ Ｅ Ｌ Ｎを発生ずるデコ
ーダ、ＰＤはメモリリクエストＭ ＲＱ 。
、ＭＢＩ−ＭＢＮばＮ個に分割したメモリブロック、Ｒ
Ｃ＋〜ＲＣＮは各メモリブ１ニドツクに対応さ−Ｕて設
しノたリフレッシュコン１暑コーラ、ＤＥＣはメモリア
ドレスの一部をデコードしてメモリブロックのセレクト
信号Ｓ Ｅ Ｌ Ｉ” Ｓ Ｅ Ｌ Ｎを発生ずるデコ
ーダ、ＰＤはメモリリクエストＭ ＲＱ 。
〜Ｍ ＲＱ ｉおよびコントローラＲＣｔ〜ＲＣＮから
のりフレッシュリクエストＲＲＱ ＋〜ＲＲＱＮを受げ
てプライオリティＰＯ〜Ｐｊ（Ｐｏが最も高く、Ｐｊが
最も低い）を決定する優先順位決定回路、ＯＲ１はコン
１司コーラＲＣＩ〜１ンＣＮからのりフレソシュリクエ
スＩ・ＲＲＱ ｌ−１２ＲＱ Ｎをまとめて回路ＰＤへ
の入力ＲＲＱとするオアゲー１−１ＯＲ２はプライオリ
ティＰ ＋〜１）ｊをまとめてデコーダＩ） Ｅ Ｃへ
与えるオアゲートである。メモリブロックＭＢＩ （他
も同様）は複数のメモリ素子Ｍ１〜Ｍ４の集合であり、
１つのメモリ素子は例えば２５６にピッｌ−である。メ
モリブロックＭＢｋ （ｋ＝１〜Ｎ）の入力はメモリア
ドレスの残部、および前記一部をデコーダｌ） ＩＦ、
Ｃでデコードしたセレクト信号５ＥＬｋ、それにリフ
レッシュコントローラＲＣｋからのりフレッシュ信号Ｒ
ＥＦｋである。
のりフレッシュリクエストＲＲＱ ＋〜ＲＲＱＮを受げ
てプライオリティＰＯ〜Ｐｊ（Ｐｏが最も高く、Ｐｊが
最も低い）を決定する優先順位決定回路、ＯＲ１はコン
１司コーラＲＣＩ〜１ンＣＮからのりフレソシュリクエ
スＩ・ＲＲＱ ｌ−１２ＲＱ Ｎをまとめて回路ＰＤへ
の入力ＲＲＱとするオアゲー１−１ＯＲ２はプライオリ
ティＰ ＋〜１）ｊをまとめてデコーダＩ） Ｅ Ｃへ
与えるオアゲートである。メモリブロックＭＢＩ （他
も同様）は複数のメモリ素子Ｍ１〜Ｍ４の集合であり、
１つのメモリ素子は例えば２５６にピッｌ−である。メ
モリブロックＭＢｋ （ｋ＝１〜Ｎ）の入力はメモリア
ドレスの残部、および前記一部をデコーダｌ） ＩＦ、
Ｃでデコードしたセレクト信号５ＥＬｋ、それにリフ
レッシュコントローラＲＣｋからのりフレッシュ信号Ｒ
ＥＦｋである。
第２図にリフレッシュコントローラＲＣｋ ０）詳細を
示ず。このコントローラＲＣＩζはアンプダウンカウン
タＵＤＣ，アントゲ−１・ＡＮＤ１〜ＡＮＤ５、オアゲ
ートＯＲ３〜ＯＲ５、およびインバータＩ Ｎ Ｖ ＋
、 Ｉ Ｎ Ｖ ２を備える。アップダウンカウン
タＵ Ｉ） ＣにはりフレッシュクロックＲＣＫとメモ
リクロックＭＣＫでゲートされたりフレッシュ信号ＲＥ
Ｆ ｋが入力し、これらをリフレッシュ信号ＲＩＥ
Ｆｋが１″のときダウンカウント、“０″のときアンプ
カウントする。オアゲー１−０Ｒ５から出力されるリフ
レッシｊ、信号ＲＥ Ｆ ｋはメモリブし１ツクＭＢｋ
に入力して該信号がｌ”のとき該ゾＩＩＩツクのリフレ
ッシュを指示する。すフレッシュはメモリ素子Ｍｌ、Ｍ
２・・・・・・毎に行なわれ、第１図では素子数は４と
しであるが、実際には２５６など多数ある。リフレッシ
ュクロックＲＣＫはメモリ素子毎のりフレツクＪ、を要
求する信号で、２５６にビットの素子であると、５１２
ピツ１〜を一つのりフレッシュ単位として同時にリフレ
ッシュするので、５１２回クロックＲＣＫが入って１メ
モリブロツクのリフレッシュが完了となる。このことは
各メモリ素子につい−Ｃ言えば、クロックＲＣＫの周期
をＴとして５１２ ′Ｆに１回りフレッシュをすればよ
いことを意味する。アップダウンカウンタＵＤＣはメモ
リ素子−中のリフレッシュ単位の数に合わ・ｌて容量を
定め、リフレッシュ単位が５１２ ｆｌｌｉｌなら９ビ
ットで０・〜５１１までｄ１数可能とする。
示ず。このコントローラＲＣＩζはアンプダウンカウン
タＵＤＣ，アントゲ−１・ＡＮＤ１〜ＡＮＤ５、オアゲ
ートＯＲ３〜ＯＲ５、およびインバータＩ Ｎ Ｖ ＋
、 Ｉ Ｎ Ｖ ２を備える。アップダウンカウン
タＵ Ｉ） ＣにはりフレッシュクロックＲＣＫとメモ
リクロックＭＣＫでゲートされたりフレッシュ信号ＲＥ
Ｆ ｋが入力し、これらをリフレッシュ信号ＲＩＥ
Ｆｋが１″のときダウンカウント、“０″のときアンプ
カウントする。オアゲー１−０Ｒ５から出力されるリフ
レッシｊ、信号ＲＥ Ｆ ｋはメモリブし１ツクＭＢｋ
に入力して該信号がｌ”のとき該ゾＩＩＩツクのリフレ
ッシュを指示する。すフレッシュはメモリ素子Ｍｌ、Ｍ
２・・・・・・毎に行なわれ、第１図では素子数は４と
しであるが、実際には２５６など多数ある。リフレッシ
ュクロックＲＣＫはメモリ素子毎のりフレツクＪ、を要
求する信号で、２５６にビットの素子であると、５１２
ピツ１〜を一つのりフレッシュ単位として同時にリフレ
ッシュするので、５１２回クロックＲＣＫが入って１メ
モリブロツクのリフレッシュが完了となる。このことは
各メモリ素子につい−Ｃ言えば、クロックＲＣＫの周期
をＴとして５１２ ′Ｆに１回りフレッシュをすればよ
いことを意味する。アップダウンカウンタＵＤＣはメモ
リ素子−中のリフレッシュ単位の数に合わ・ｌて容量を
定め、リフレッシュ単位が５１２ ｆｌｌｉｌなら９ビ
ットで０・〜５１１までｄ１数可能とする。
動作を説明すると、初期状態ずなわＩノ第２図のカウン
タＵＤＣの値が０のときは、これ（シ１リフレッシュ要
求力月つもない状態を表わし、メモリに対し中央処理装
置（ＣＰＵ：図示しない）からの通常のアクセスが行な
われる。ある一定周期でリフレッシュ動作をおこすため
に、リフレッシ−１４ｒｌｌＣＫが各リソシソシュコン
１−ローラＲＣ１〜＋２ｃ２・・・・・・に与えられ、
これはオアゲー１０Ｒ３を通してカウンタＵ Ｄ Ｃを
インクリメントする。この結果カウンタ［Ｊ Ｄ Ｃの
剖数値が０でなくなるとオアゲートＯＩく４が“１”出
力を生じ、アントゲ−１・ＡＮＤ ３の−・方の入力と
なる。該ゲートＡＮＩ）３の他方の入力は、メモリブロ
ックＭ１３にのセレクト信号Ｓ ｌｊ’、 Ｌ ｋをイ
ンバータＩ Ｎ Ｖ ＋で反転したものであるから、中
央処理装置により該メモリブロックＭ１３１このアクセ
スが行なわれζいる場合（Ｓ Ｅ Ｌ ｋ ”−ｌ ）
にはゲートＡＮＤ ３の出力は０になるが、ゾ１１ツク
Ｍ １３ ｋに対するメモリアクセスが行われ゛（いな
い場合（ＳＩＥＬｋ、＝Ｏ）にはインバータＩＮｖＩの
出力が１となるのでアン１゛ゲートＡ Ｎ ＋−） ３
の出力が１になり、それがオアゲートＯＲｂを通してリ
フレッシュ信号ＲＩＥ Ｆ ｋとなる。
タＵＤＣの値が０のときは、これ（シ１リフレッシュ要
求力月つもない状態を表わし、メモリに対し中央処理装
置（ＣＰＵ：図示しない）からの通常のアクセスが行な
われる。ある一定周期でリフレッシュ動作をおこすため
に、リフレッシ−１４ｒｌｌＣＫが各リソシソシュコン
１−ローラＲＣ１〜＋２ｃ２・・・・・・に与えられ、
これはオアゲー１０Ｒ３を通してカウンタＵ Ｄ Ｃを
インクリメントする。この結果カウンタ［Ｊ Ｄ Ｃの
剖数値が０でなくなるとオアゲートＯＩく４が“１”出
力を生じ、アントゲ−１・ＡＮＤ ３の−・方の入力と
なる。該ゲートＡＮＩ）３の他方の入力は、メモリブロ
ックＭ１３にのセレクト信号Ｓ ｌｊ’、 Ｌ ｋをイ
ンバータＩ Ｎ Ｖ ＋で反転したものであるから、中
央処理装置により該メモリブロックＭ１３１このアクセ
スが行なわれζいる場合（Ｓ Ｅ Ｌ ｋ ”−ｌ ）
にはゲートＡＮＤ ３の出力は０になるが、ゾ１１ツク
Ｍ １３ ｋに対するメモリアクセスが行われ゛（いな
い場合（ＳＩＥＬｋ、＝Ｏ）にはインバータＩＮｖＩの
出力が１となるのでアン１゛ゲートＡ Ｎ ＋−） ３
の出力が１になり、それがオアゲートＯＲｂを通してリ
フレッシュ信号ＲＩＥ Ｆ ｋとなる。
これによりメモリブｏ 、、りＭ Ｂ ｋはメモリ素子
を１つリフレッシュする。同時にＲｒＥ Ｆｋ −１と
なることでカウンタＵＤＣはメモリ素子のリフレッシュ
クロックＭＣＫが入ってこれをダウンカランＩ・し、カ
ウンタｄ１数値つまりリフレッシュ要求の蓄積数をデク
リメント（−１）する。このときりフレッシュ要求の蓄
積が１つしかなく、ダウンカラン１−でカウンタＩＪ
Ｄ Ｃの８１数値がＯになればオアケートＯＲａの出力
は０になり、リフレッシュ信号’ ＲＥ Ｆ ｋは０、
メモリブロックへのりフレッシュ指示は消滅する。リフ
レッシュ要求の蓄積が多数あればデクリメントされても
まだ残りがあるからオアゲートＯＲａ、アントゲ−１Δ
ＮＤ３の出力は１、従ってオアゲー１−０１２ ｂの出
力ＲＥＦｋは１であり、メモリブｌ」ツクＭ １３１ｃ
の次のりフレッシュ単位のりフレッシュが行なわれ、カ
ウンタＵＤＣはデクリメンｌ−される。これはカウンタ
Ｕ Ｉ） Ｃの旧数値が０になる巡行なわれる。但し、
この間にメモリアクセスがあるとセレクト信号ＳＩＥ
Ｌ ｋが１になるのでリフレッシ上信号ＲＥＦｋは強制
的に０になり、リフレッシュが中断される。
を１つリフレッシュする。同時にＲｒＥ Ｆｋ −１と
なることでカウンタＵＤＣはメモリ素子のリフレッシュ
クロックＭＣＫが入ってこれをダウンカランＩ・し、カ
ウンタｄ１数値つまりリフレッシュ要求の蓄積数をデク
リメント（−１）する。このときりフレッシュ要求の蓄
積が１つしかなく、ダウンカラン１−でカウンタＩＪ
Ｄ Ｃの８１数値がＯになればオアケートＯＲａの出力
は０になり、リフレッシュ信号’ ＲＥ Ｆ ｋは０、
メモリブロックへのりフレッシュ指示は消滅する。リフ
レッシュ要求の蓄積が多数あればデクリメントされても
まだ残りがあるからオアゲートＯＲａ、アントゲ−１Δ
ＮＤ３の出力は１、従ってオアゲー１−０１２ ｂの出
力ＲＥＦｋは１であり、メモリブｌ」ツクＭ １３１ｃ
の次のりフレッシュ単位のりフレッシュが行なわれ、カ
ウンタＵＤＣはデクリメンｌ−される。これはカウンタ
Ｕ Ｉ） Ｃの旧数値が０になる巡行なわれる。但し、
この間にメモリアクセスがあるとセレクト信号ＳＩＥ
Ｌ ｋが１になるのでリフレッシ上信号ＲＥＦｋは強制
的に０になり、リフレッシュが中断される。
ＩンＥＦｋ＝０になるとカンタＵ Ｉ） Ｃは−ｊ′ツ
ブカウントになるので、この間にリフレッシＪ、りｌ」
ツクＲＣＫが入るとカウンタＵ Ｄ Ｃは再び、１１数
値を増力１目−る。中央処理装置によるメモリゾＩＩツ
クＭ １３にのアクセスが長時間連続し又は頻繁と行な
われるとカウンタＵ １．） Ｃの計数値は次第に増大
し、やがて最大値になる（ごれは」−述のようにメモリ
素子のリフレッシュしない時間が許容限度に達したこと
を意味する）と、アントゲ−１−ΔＮＤＩの出力は１に
なり、Ｉ’ ｕは常時はＯであるのでインバータＩＮＶ
２で反転されて１になり、従ってアントゲ−１・八ＮＤ
２の出力ＲＲＱ ｋが１になり、第１図の優先順位決定
ｕ’ｕ路ＰＤにリフレソシープーリクエスＩ−ＲＲＱを
Ｌｊえる。
ブカウントになるので、この間にリフレッシＪ、りｌ」
ツクＲＣＫが入るとカウンタＵ Ｄ Ｃは再び、１１数
値を増力１目−る。中央処理装置によるメモリゾＩＩツ
クＭ １３にのアクセスが長時間連続し又は頻繁と行な
われるとカウンタＵ １．） Ｃの計数値は次第に増大
し、やがて最大値になる（ごれは」−述のようにメモリ
素子のリフレッシュしない時間が許容限度に達したこと
を意味する）と、アントゲ−１−ΔＮＤＩの出力は１に
なり、Ｉ’ ｕは常時はＯであるのでインバータＩＮＶ
２で反転されて１になり、従ってアントゲ−１・八ＮＤ
２の出力ＲＲＱ ｋが１になり、第１図の優先順位決定
ｕ’ｕ路ＰＤにリフレソシープーリクエスＩ−ＲＲＱを
Ｌｊえる。
この回路Ｉ）Ｄはリフレソシュリクエスｌ−ＲＲＱを受
けると最上位のプライオリティＰｏ全発生しくＰｏを１
にし）、コントローラＩ） Ｃｋのアントゲ−ｔ−Ａ
Ｎ Ｄ ａを開いてアンドゲート八Ｎｒ）１の１出力を
リフレッシュ信号ＲＥ Ｆｋにする。ｔｊｆｌってメモ
リブｌ’、＋ ７りＭＩ３にではりフレッシュが行なわ
れる。しかもこの系はセレクト信号Ｓ ＩＥ Ｌ、 Ｉ
＜の影響を受りないので、中央処理装置からのメモリブ
ロックＭＢｋへのアクセスがあっ゛（もそれを待たせて
強制的にリフレッシュを行なう。メモリ素子を１つリフ
レッシュするとカウンタｔＪＤｃはデクリメントされる
からアンＦゲートＡＮＤ ＋は出力を失ない、オアゲー
トＯＲ４の出力によるリフレッシュが行なわれる。この
系はメモリアクセスでリフレッシュ中断となるが、カウ
ンタ計数値が最大値でないということはまだ余裕がある
ということであるから支障はない。なお、リフレッシュ
されるメモリ素子は古いもの順であるが、この管理はメ
モリブロックで行なう。優先順位決定回路ＰＤへはメモ
リリクエストＭ ＲＱ ｏ〜Ｍ ＲＱ Ｓが入力されて
いて、該リクエストに応じたプライオリティＰＩ−Ｐｊ
を発生ずるが、これらはオアゲ−１・ＯＲ２で纏められ
て共通にデコーダＤＥＣに与えられ、該デコーダのイネ
ーブル信号となる。
けると最上位のプライオリティＰｏ全発生しくＰｏを１
にし）、コントローラＩ） Ｃｋのアントゲ−ｔ−Ａ
Ｎ Ｄ ａを開いてアンドゲート八Ｎｒ）１の１出力を
リフレッシュ信号ＲＥ Ｆｋにする。ｔｊｆｌってメモ
リブｌ’、＋ ７りＭＩ３にではりフレッシュが行なわ
れる。しかもこの系はセレクト信号Ｓ ＩＥ Ｌ、 Ｉ
＜の影響を受りないので、中央処理装置からのメモリブ
ロックＭＢｋへのアクセスがあっ゛（もそれを待たせて
強制的にリフレッシュを行なう。メモリ素子を１つリフ
レッシュするとカウンタｔＪＤｃはデクリメントされる
からアンＦゲートＡＮＤ ＋は出力を失ない、オアゲー
トＯＲ４の出力によるリフレッシュが行なわれる。この
系はメモリアクセスでリフレッシュ中断となるが、カウ
ンタ計数値が最大値でないということはまだ余裕がある
ということであるから支障はない。なお、リフレッシュ
されるメモリ素子は古いもの順であるが、この管理はメ
モリブロックで行なう。優先順位決定回路ＰＤへはメモ
リリクエストＭ ＲＱ ｏ〜Ｍ ＲＱ Ｓが入力されて
いて、該リクエストに応じたプライオリティＰＩ−Ｐｊ
を発生ずるが、これらはオアゲ−１・ＯＲ２で纏められ
て共通にデコーダＤＥＣに与えられ、該デコーダのイネ
ーブル信号となる。
従ってプライオリティＰ１〜Ｐｊのいずれも発生しない
（全て０、メモリアクセスなし）ときはデコーダＤＥＣ
の出力ＳＥＬ ＋〜５ｌｉｄ、しＪＯとなり、リフレッ
シュコントローラのアンじゲートへＮＤ３を開いている
。メモリアクセスがあってプライオリティＰ＋”Ｐｊの
どれかでも発佳ずればデコーダｌ） ＴＥ Ｃはアクテ
ィブになり、メモリアドレスに従ってＳ Ｅ Ｌ ＋〜
Ｓ、 Ｅ Ｌ Ｎのいずれかを１゜残りを０とする、ま
ノこリフレッシ、フ、リクコ一ストｌ？ＲＱが入力され
たら回路ＰＤはＰｏ＝１．Ｐ＋〜Ｐｊ＝０とし、デコー
ダＤＥＣによるセレクトを一時中断させ、その間にリフ
レッシュを行う。
（全て０、メモリアクセスなし）ときはデコーダＤＥＣ
の出力ＳＥＬ ＋〜５ｌｉｄ、しＪＯとなり、リフレッ
シュコントローラのアンじゲートへＮＤ３を開いている
。メモリアクセスがあってプライオリティＰ＋”Ｐｊの
どれかでも発佳ずればデコーダｌ） ＴＥ Ｃはアクテ
ィブになり、メモリアドレスに従ってＳ Ｅ Ｌ ＋〜
Ｓ、 Ｅ Ｌ Ｎのいずれかを１゜残りを０とする、ま
ノこリフレッシ、フ、リクコ一ストｌ？ＲＱが入力され
たら回路ＰＤはＰｏ＝１．Ｐ＋〜Ｐｊ＝０とし、デコー
ダＤＥＣによるセレクトを一時中断させ、その間にリフ
レッシュを行う。
このリフレッシュ方式は、メモリアクセスを優先させて
、リフレッシュ要求があってもメモリアクセスがあるな
らそれを実行してリフレッシュ要求はいわば待ち行列と
しておき、メモリアクセスのないときに該待も行列を集
中的に処理する又はメモリアクセスの間隙を縫って待ち
行列を処理する、か−る燥作をメモリブロック別に斤な
う、というものであり、甚だ合理的、効率的である。
、リフレッシュ要求があってもメモリアクセスがあるな
らそれを実行してリフレッシュ要求はいわば待ち行列と
しておき、メモリアクセスのないときに該待も行列を集
中的に処理する又はメモリアクセスの間隙を縫って待ち
行列を処理する、か−る燥作をメモリブロック別に斤な
う、というものであり、甚だ合理的、効率的である。
発明の効ＪＩＬ
以上述ベノこように本発明によれば、少量のハードウェ
アを追加するだＬｊでメモリアクセスをさほど待たセず
、必要なリフレッシュは確実に行なうことができるリソ
レソシュ制御が可能となる。さらに、メモリブ１：Ｊツ
クの分割を、アドレスの下位数ビットによるものにすれ
ば、連続アドレスが同じメモリブし１ツク中に存在さす
、中央処理装置のメモリアクセスの性格から、同じメモ
リブロックを集中的にアクセスすることがほぼ無くなり
、より効果的である。
アを追加するだＬｊでメモリアクセスをさほど待たセず
、必要なリフレッシュは確実に行なうことができるリソ
レソシュ制御が可能となる。さらに、メモリブ１：Ｊツ
クの分割を、アドレスの下位数ビットによるものにすれ
ば、連続アドレスが同じメモリブし１ツク中に存在さす
、中央処理装置のメモリアクセスの性格から、同じメモ
リブロックを集中的にアクセスすることがほぼ無くなり
、より効果的である。
第１図は本発明の一実施例を示すブロック図、第２図は
リフレッシュコントローラの詳細ブロック図である。 図中、ＭＩ３＋〜ＭＢＮはメモリブロック、ＲＣＩ〜Ｒ
ＣＮはりフレンシュコントローラ、ＰＤは優先順位決定
回路、Ｄ Ｅ Ｃはデコーダ、ＵＤＣはアップダウンカ
ウンタである。 出願人 富士通株式会社 代理人弁理士 青 柳 稔
リフレッシュコントローラの詳細ブロック図である。 図中、ＭＩ３＋〜ＭＢＮはメモリブロック、ＲＣＩ〜Ｒ
ＣＮはりフレンシュコントローラ、ＰＤは優先順位決定
回路、Ｄ Ｅ Ｃはデコーダ、ＵＤＣはアップダウンカ
ウンタである。 出願人 富士通株式会社 代理人弁理士 青 柳 稔
Claims (1)
- ダイナミックメモリを複数のメモリ素子からなるメモリ
ブロックの複数個で構成し、各メモリブロックにリフレ
ッシュコントローラを設け、各リフレッシュコントロー
ラに前記メモリ素子毎のりフレッシュを要求するクロッ
クをアップカウントし、メモリ素子のりフレッシュ実行
を示すクロックをダウンカランＩ・するアップダウンカ
ウンタを設り、該カウンタの計数値がＯと最大値の間に
あるときでかつ、当該メモリブロックのメモリアクセス
がないなら当該メモリブロックのメモリ素子のりフレッ
シュを行なわせ、該カウンタの計数値がリフレッシュを
しない時間の許容限度に対応する該最大値に達したとき
は当該メモリブロックのメモリ素子のりフレッシュをメ
モリアクセスに優先して行なわせることを特徴とするダ
イナミックメモリのりフレッシュ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57167881A JPS5956296A (ja) | 1982-09-27 | 1982-09-27 | ダイナミックメモリのリフレッシュ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57167881A JPS5956296A (ja) | 1982-09-27 | 1982-09-27 | ダイナミックメモリのリフレッシュ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5956296A true JPS5956296A (ja) | 1984-03-31 |
| JPH0462158B2 JPH0462158B2 (ja) | 1992-10-05 |
Family
ID=15857808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57167881A Granted JPS5956296A (ja) | 1982-09-27 | 1982-09-27 | ダイナミックメモリのリフレッシュ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5956296A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07161184A (ja) * | 1993-12-02 | 1995-06-23 | Nec Corp | メモリ制御装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5042754A (ja) * | 1973-08-20 | 1975-04-18 | ||
| JPS55178896U (ja) * | 1980-04-03 | 1980-12-22 | ||
| JPS5919293A (ja) * | 1982-07-21 | 1984-01-31 | Hitachi Ltd | メモリ装置のリフレツシユ制御方式 |
-
1982
- 1982-09-27 JP JP57167881A patent/JPS5956296A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5042754A (ja) * | 1973-08-20 | 1975-04-18 | ||
| JPS55178896U (ja) * | 1980-04-03 | 1980-12-22 | ||
| JPS5919293A (ja) * | 1982-07-21 | 1984-01-31 | Hitachi Ltd | メモリ装置のリフレツシユ制御方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07161184A (ja) * | 1993-12-02 | 1995-06-23 | Nec Corp | メモリ制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0462158B2 (ja) | 1992-10-05 |
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