JPS5955663A - Detecting circuit of pulse trio - Google Patents

Detecting circuit of pulse trio

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JPS5955663A
JPS5955663A JP16485182A JP16485182A JPS5955663A JP S5955663 A JPS5955663 A JP S5955663A JP 16485182 A JP16485182 A JP 16485182A JP 16485182 A JP16485182 A JP 16485182A JP S5955663 A JPS5955663 A JP S5955663A
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JP
Japan
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pulse
circuit
trio
signal
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Noriyuki Kutsuwada
轡田 憲行
Shinji Kajiwara
信二 梶原
Hidesuke Motoi
本居 秀介
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Fujitsu Ltd
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    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00Arrangements for detecting or preventing errors in the information received
    • H04L1/24Testing correct operation
    • H04L1/245Testing correct operation by using the properties of transmission codes
    • H04L1/247Testing correct operation by using the properties of transmission codes three-level transmission codes, e.g. ternary

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Dc Digital Transmission (AREA)

Abstract

PURPOSE:To detect an appropriate pulse trio with a simple circuit, by providing the circuit with a decoder circuit detecting that the counted value of a counter is ''2'' and a gate circuit detecting that the number of input pulses between violation pulses is ''2''. CONSTITUTION:When a trio string is inputted, the counted value of the counter 12 is ''2'' at the generation of violation error pulses. Namely, the number of unipolar pulses between violation error pulses is ''2''. When the counted value of the counter 12 is ''2'', outputs QA, QC, QD are turned to ''0'' and only an output QB is ''1''. Consequently, the output (d) of an AND gate 14 is turned to the high level and the output (e) of an AND gate 15 to which the output (d) and the output (b) of a violation error detector 11 are inputted is turned to ''1'', the high level, so that the pulse trio is detected.

Description

【発明の詳細な説明】 (1)  発明の技術分野 本発明は、パルストリオ検出回路に関し、特にディジタ
ル通信システム等において中継器の通話品質の監視の為
に用いられる試験用ノ4ルス信号に含まれるパルストリ
オ信号をディジタル的に検出する回路に関する。
DETAILED DESCRIPTION OF THE INVENTION (1) Technical Field of the Invention The present invention relates to a pulse trio detection circuit, and particularly to a pulse trio detection circuit that is included in a test noise signal used for monitoring the speech quality of a repeater in a digital communication system, etc. The present invention relates to a circuit for digitally detecting a pulse trio signal.

(2)技術の背景 一般に、バイポーラ/4’ルスによって信号を伝送する
通信システムにおいて、各中継器および伝送路の試験ま
たは障害位置の標定等は、被試験中継器または伝送路等
に試験用パルスを入力して行なわれる。この試験用パル
ス信号としては、一対の複流パルスと1個の単流ノfル
スからなるいわゆるパルストリオが所定ビットごとに繰
返されるパターン信号が用いられる。従って、被試験中
継器または伝送路の出力側においてこのパルストリオを
含むパターン信号を検出する必要があるが、この検出を
どのような方法で行なうかは中継器等の試験装置の構成
およびコスト等に影響を与えるので、適切な検出方法が
必要とされる。
(2) Background of the technology Generally, in a communication system that transmits signals by bipolar/4' pulse, testing of each repeater and transmission line or locating the fault location is performed by applying a test pulse to the repeater or transmission line under test. This is done by inputting As this test pulse signal, a pattern signal is used in which a so-called pulse trio consisting of a pair of double-current pulses and one single-current pulse is repeated for every predetermined bit. Therefore, it is necessary to detect a pattern signal containing this pulse trio on the output side of the repeater under test or the transmission line, but how this detection is performed depends on the configuration and cost of the test equipment such as the repeater. therefore, appropriate detection methods are required.

(3)従来技術と問題点 従来、中継器等の試験を行なう場合におけるパルストリ
オの検出は試験用パターン信号に含まれるノ臂ルストリ
オの密度によって低周波成分が変化することを利用し、
この低周波成分を所定の帯域のバンドパスフィルタで検
出することにょl>行なっていた。
(3) Prior art and problems Conventionally, pulse trio detection when testing repeaters, etc. utilizes the fact that low frequency components change depending on the density of pulse trios included in the test pattern signal.
This low frequency component was detected by a band pass filter of a predetermined band.

しかしながら、前記従来形においては、種々の帯域およ
び周波数のバンドパスフィルタを有するパルストリオ試
験器を必要とするため試験器の構成が複細となシ価格が
高くなるとともにIC化が国難であるという不都合があ
った。
However, the conventional type requires a pulse trio tester with band-pass filters for various bands and frequencies, resulting in a complex configuration of the tester, resulting in high costs and a national problem in implementing ICs. There was an inconvenience.

(4)発明の目的 本発明の目的は、前述の従来形における問題点にかんが
み、ノクルストリオ検出回路において、入力パイポーラ
パルスのバイオレーションが2個の入カッ(ルスおきに
発生することを検出するという構想にもとづき、簡単な
回路によシ適格にパルストリオが検出できるようにする
とともに、検出回路の集積回路化を容易に行なうことが
できるようにすることにある。
(4) Object of the Invention In view of the problems with the conventional type described above, an object of the present invention is to detect that a violation of an input bipolar pulse occurs every two input pulses in a Nockles Trio detection circuit. Based on this concept, it is an object of the present invention to enable a pulse trio to be properly detected using a simple circuit, and to easily integrate the detection circuit into an integrated circuit.

そしてこの目的は、本発明によれば入力パイポーラ信号
をユニポーラ信号に変換するバイポーラ・ユニポーラ変
換回路、前記入力バイポーラ信号のパイホーラバイオレ
ーションヲ検出スルバイオレージ田ン検出回路、前記バ
イポーラ・ユニポーラ変換回路の出力パルスを計数し前
記バイオレーション検出回路の出力によってリセットさ
れるカウンタ、該カウンタの計数値が2であることを検
出するデコーダ回路および該デコーダ回路の出力および
前記バイオレーション検出回路の出力に接続されバイオ
レーションパルス間の入力パルス数が2であることを検
出するダート回路を具備することを特徴とするパルスト
リオ検出回路を提供することによって達成される。
According to the present invention, the present invention provides a bipolar-unipolar conversion circuit for converting an input bipolar signal into a unipolar signal, a bipolar violation detection circuit for detecting bipolar violation of the input bipolar signal, and a bipolar-unipolar conversion circuit for detecting bipolar violation of the input bipolar signal. a counter that counts the output pulses of and is reset by the output of the violation detection circuit, a decoder circuit that detects that the count value of the counter is 2, and an output of the decoder circuit and an output of the violation detection circuit. This is achieved by providing a pulse trio detection circuit characterized in that it includes a dart circuit that detects that the number of input pulses between violation pulses is two.

(6)発明の実施例 以下図面によシ本発明の詳細な説明する。第1図は、本
発明の1実施例に係わるパルストリオ検出回路を用いて
試験が行なわれるディジタル通信システムの構成を部分
的に示す。同図のシステムにおいては、端局回路lおよ
び端局中継器2を含む端局部3と、中間中継器4および
5等と、端局回路1′および端局中継器2′を含む他の
端局装置3′等が中継線路6および7を介して接続され
ている。
(6) Embodiments of the Invention The present invention will be described in detail below with reference to the drawings. FIG. 1 partially shows the configuration of a digital communication system that is tested using a pulse trio detection circuit according to an embodiment of the present invention. In the system shown in the figure, there is a terminal section 3 including a terminal circuit 1 and a terminal repeater 2, intermediate repeaters 4 and 5, etc., and another terminal including a terminal circuit 1' and a terminal repeater 2'. Station equipment 3' etc. are connected via relay lines 6 and 7.

第1図のシステムにおいては、端局装置3の端局回路1
に図示しない端末等からの信号が入力され1該信号は端
末回路1においてバイポーラ信号に変換され端局中継器
2の送信用増幅器2−1を介して中継線路6に送出され
る。中継線路6に送出された信号は各中間中継器4およ
び5等の増幅器4−1および5−1等を介して中継され
他の端局装置3′で受信される。端局装置3′で受信さ
れた信号は端局中継器2′の受信用増幅器2′−1によ
って増幅整形され端局回路1′を介して図示しない端末
に送出される。端局装置3′の端局回路1′に入力され
た信号も同様にして端局中継器2′中継線路7、中間中
継器4および5等を介して端局&t3で受信され、端局
中継器2の受信側増幅器2−2によって増幅整形されて
端局回路lに入力され、他の端末に伝送される。
In the system shown in FIG. 1, the terminal circuit 1 of the terminal device 3
A signal is inputted from a terminal (not shown), etc., and the signal is converted into a bipolar signal in the terminal circuit 1 and sent to the relay line 6 via the transmission amplifier 2-1 of the terminal repeater 2. The signal sent to the relay line 6 is relayed via amplifiers 4-1 and 5-1 such as intermediate repeaters 4 and 5, and is received by another terminal device 3'. The signal received by the terminal device 3' is amplified and shaped by the receiving amplifier 2'-1 of the terminal repeater 2' and sent to a terminal (not shown) via the terminal circuit 1'. The signal input to the terminal circuit 1' of the terminal device 3' is similarly received at the terminal station &t3 via the terminal station repeater 2' relay line 7, intermediate repeaters 4 and 5, etc. The received signal is amplified and shaped by the receiving amplifier 2-2 of the receiver 2, inputted to the terminal station circuit 1, and transmitted to another terminal.

上述のような通信システムにおいて、例えば中間中継器
4および5等の誤シ余裕度等を判定する場合には、例え
ば一方の端局装置3から第2図(a)に示すようなパル
ストリオPTを含む試験用パルス信号を送出して行なう
。ここで、パルストリオとは第2図(、)に示すように
、1対の複流パルスと1個の単流ノfルスからなる3ピ
ツトの連続ノぐルスPTを意味している。そして試験用
ノ(ルス信号としては、このパルストリオPTがnビッ
トごとにくシかえされるパターンを第2図(b)に示す
ように低周波(音声周波)で極性反転させたものを用い
る。
In the communication system as described above, when determining the margin of error of the intermediate repeaters 4 and 5, etc., for example, a pulse trio PT as shown in FIG. The test is performed by sending out a test pulse signal containing Here, the pulse trio means a three-pit continuous nozzle PT consisting of a pair of double-current pulses and one single-current pulse, as shown in FIG. 2(,). As the test noise signal, a pattern in which this pulse trio PT is repeated every n bits is used, with the polarity inverted at a low frequency (audio frequency) as shown in FIG. 2(b).

従来は、上述のような試験用パルス信号がバイポーラ側
を満足しておらず極性反転の周期内で直流成分を有し、
従って長期的に見ると低周波成分を有する点を利用して
各中継器等の試験を行なっていた。即ち、例えば第2図
(b)に示されるようなテストパルス信号を被試験中間
中継器に入力し、該中間中継器の出力を所定帯域のバン
ドパスフイルタに入力することによシ、前記低周波成分
を検出し、この低周波成分の周期およびレベル等からパ
ルストリオの有無、密度および極性等を検出して中継器
等の試験を行なっていた。しかしながらこのような従来
形の方法には、前述のように、試゛験装置が複雑化しか
つIC化が困難であるという不都合があった。
Conventionally, the test pulse signal as described above does not satisfy the bipolar side and has a DC component within the period of polarity reversal.
Therefore, from a long-term perspective, each repeater etc. has been tested using points that have low frequency components. That is, by inputting a test pulse signal as shown in FIG. 2(b) to the intermediate repeater under test, and inputting the output of the intermediate repeater to a bandpass filter of a predetermined band, the low Frequency components were detected, and repeaters and the like were tested by detecting the presence, density, and polarity of pulse trios based on the period and level of these low frequency components. However, as mentioned above, this conventional method has the disadvantages that the test equipment becomes complicated and it is difficult to integrate it into an IC.

本発明の1実施例に係わる・9ルス) IJオ検出回路
は、このような従来形の方法とは異なシバルストリオの
有無をディジタル的に検出するもので、第3図にその回
路を示す。第3図の79ルストリオ検出回路は、バイポ
ーラ・ユニポーラ変換回路10、バイポーラバイオレー
ション検出回路11、カウンタ12、オアダート13、
アンドゲート14.15、他のカウンタ16、およびイ
ンノ々−タ17,18.19等によって構成される。
The IJO detection circuit according to one embodiment of the present invention digitally detects the presence or absence of a Sibarst trio, which is different from the conventional method, and the circuit is shown in FIG. The 79 Lustrio detection circuit shown in FIG.
It is composed of AND gates 14, 15, other counters 16, inverters 17, 18, 19, and the like.

第4図は、第3図の回路における各部の波形を示すもの
であシ、以下第4図を参照して第3図の回路の動作を説
明する。バイポーラ・ユニポーラ変換回路lOの入力端
aに例えば第4図(、)に示すバイポーラ・ユニポーラ
変換回路10は、入力パイポーラノfルスが正極性ノぐ
ルスの場合は十NRZ出力端子に正極性のパルスを出力
する。またX入力パイポーラパルスが負極性のノ4ルス
の場合には−NRZ出力端子に正極性のノ4ルスを出力
する。これらの両出力端子のパルスはバイポーラ・バイ
オレーシラン検出回路11に入力され1同じ出力端子、
例えば+NRZ出力端子から連続して2ビット以上のノ
4ルスが入力された場合にはノ4イオレーシ目ンエラー
パルスを出力する。従って、ノぐイポーラ・ユニポーラ
変換回路10に入力されるi4ルス信号において、同極
性のパルスか2個以上連続して入力された場合はバイオ
レーション検出回路11の出力からバイオレージ盲ンエ
ラーノ9ルスが出力サレル。このバイオレーションエラ
ーノぐルスは第4図(b)に示すように連続する同極性
ノ9ルスのうちの先行するノ母ルスのタイミングで出さ
れるようにすることもでき、また連続する同極性ノfル
スのうちの後側のパルスの時点に出力されるようにする
ことも可能である。いずれのタイミングでバイオレーシ
ョンエラーパルスが出力すれるカババイオレージロン検
出回路11の構成によって異なる。一方、バイポーラ・
ユニポーラ変換回路10の+NRZ出力端子および−N
RZ出力端子の信号はオアグー)13に印加され該オア
ダート13の出力端Cには第4図(C)に示すようなユ
ニポーラパルスが出力さnlこのユニポーラパルスがカ
ウンタ12の計数入力端子INに印加される。カウンタ
12は、この入力されたユニポーラフ4ルスを計数し、
各出力端子QAないしQDに各桁の出力を発生する。ま
た、カウンタ12のクリア端子CLRにはバイオレージ
日ンエラー検出器11からのエラーパルスか印加され、
このエラーパルスによりてカウンタ12の計数値がクリ
アされ0となる。従って、カウンタ12における計数お
よびクリア動作がそれぞれ入力信号およびクリア信号の
例えば立下がシで行なわれるものとすると、第4図(、
)に示すようなパルストリオ列が入力された場合には、
バイオレージ目ンエラーパルスの発生している時点にお
いてカウンタ12の計数値が2となる。即チ、バイオレ
ージ目ンエラーノクルス間のユニポーラパルスの数か2
となる。カウンタ12の計数値が2となった場合には、
出力QA・QcIQDはいずれも″0”即ち低レベルと
なシ、出力QBのみがItl#即ち高レベルとなる。従
って、アンドグー)14の出力dが高レベルとなシ、こ
の出力dとバイオレージ冒ンエラー検出器11の出力す
とが入力されるアンドr−)15の出力eが″l”即ち
高レベルとなジノ母ルストリオが検出される。カウンタ
16は、アンドゲート15の出力e即ち検出ノ4ルスが
所定時間内に予め定められた数取上入力された場合に例
えば高レベルの出力を発生し、伝送路等のエラーによっ
てパルストリオの判定が誤って行なわれた場合に対処し
ている。
FIG. 4 shows waveforms of various parts in the circuit of FIG. 3. Hereinafter, the operation of the circuit of FIG. 3 will be explained with reference to FIG. For example, the bipolar-unipolar converter circuit 10 shown in FIG. Output. Further, when the X input bipolar pulse is a pulse of negative polarity, a pulse of positive polarity is output to the -NRZ output terminal. The pulses from both of these output terminals are input to the bipolar bioreciprocal detection circuit 11 and output from the same output terminal.
For example, if 2 or more bits of pulses are input consecutively from the +NRZ output terminal, a 4-bit error pulse is output. Therefore, if two or more pulses of the same polarity are input in succession in the i4 pulse signal input to the normal polarity/unipolar conversion circuit 10, a violation detection circuit 11 outputs a violation error signal. Output Sarel. This violation error signal can be outputted at the timing of the preceding mother signal among nine consecutive signals of the same polarity, as shown in FIG. It is also possible to output the signal at the time of the later pulse of the f pulse. The timing differs depending on the configuration of the hippo violation detection circuit 11 at which the violation error pulse is output. On the other hand, bipolar
+NRZ output terminal and -N of unipolar conversion circuit 10
The signal at the RZ output terminal is applied to the output terminal C of the ordart 13, and a unipolar pulse as shown in FIG. be done. The counter 12 counts the input unipolar 4 pulses,
An output of each digit is generated at each output terminal QA to QD. Further, an error pulse from the biolage date error detector 11 is applied to the clear terminal CLR of the counter 12,
The count value of the counter 12 is cleared to 0 by this error pulse. Therefore, assuming that the counting and clearing operations in the counter 12 are performed at the falling edge of the input signal and the clearing signal, respectively, FIG.
), if a pulse trio train as shown in ) is input,
The count value of the counter 12 becomes 2 at the time when the biolage error pulse is generated. Immediately, the number of unipolar pulses between the biorage and the error noculus is 2.
becomes. When the count value of the counter 12 becomes 2,
Outputs QA and QcIQD are both "0", that is, low level, and only output QB is Itl#, that is, high level. Therefore, the output d of ANDR-) 14 is at a high level, and the output e of ANDR-) 15, to which this output d and the output of the biorage error detector 11 are input, is "l", that is, a high level. Gino's Mother Rustrio is detected. The counter 16 generates, for example, a high level output when a predetermined number of the output e of the AND gate 15, that is, the detection pulse is input within a predetermined time, and the pulse trio is output due to an error in the transmission line. This deals with cases where the judgment is made incorrectly.

(7)発明の効果 このように、本発明によれば、パルストリオをデジタル
的に検出するから、パルストリオ検出回路を集積回路化
することが容易に可能となシ、また従来形の方式のよう
にバンドパスフィルタ等を用い々から中継器試験装置の
低価格化を計ることができるとともに、パルストリオの
検出を的確に行なうことが可能となる。
(7) Effects of the Invention As described above, according to the present invention, since the pulse trio is detected digitally, it is possible to easily integrate the pulse trio detection circuit into an integrated circuit, and it is also possible to integrate the pulse trio detection circuit into an integrated circuit. Thus, by using bandpass filters and the like, it is possible to reduce the cost of the repeater test equipment, and it is also possible to accurately detect pulse trios.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は、本発明の1実施例に係わるA?ルストリオ検
出回路を用いて伝送路等の試験が行なわれるデジタル通
信システムの構成を示すブロック回路図、 第2図は、パルストリオを含む試験用信号の構成を示す
概略的波形図、 第3図は、本発明の1実施例に係わるパルストリオ検出
回路を示すブロック回路図、そして第4図は、第3図の
回路の動作を説明するための波形図である。 1.1′・・・端局回路、2.2’・・・端局中継器、
2−1 、2’−1、2−2、2’−2・・・増幅器、
3゜3′・・・端局部、4,5・・・中間中継器、4−
1゜4−2.5−1.5−2・・・増幅器、6,7・・
・中継線路、10・・・バイポーラ・ユニポーラ変換器
、11・・・バイポーラバイオレージ目ン検出器、12
・・・カウンタ\ 13・・・オアダート、14.15
・・・アンドダート、16・・・カウンタ。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木   朗 弁理士西舘和之 弁理士 内 1)幸 男 弁理士 山 口 昭 之
FIG. 1 shows A?A according to one embodiment of the present invention. A block circuit diagram showing the configuration of a digital communication system in which a transmission line, etc. is tested using a pulse trio detection circuit, Figure 2 is a schematic waveform diagram showing the configuration of a test signal including a pulse trio, and Figure 3 is a , a block circuit diagram showing a pulse trio detection circuit according to an embodiment of the present invention, and FIG. 4 is a waveform diagram for explaining the operation of the circuit of FIG. 3. 1.1'...Terminal station circuit, 2.2'...Terminal station repeater,
2-1, 2'-1, 2-2, 2'-2... amplifier,
3゜3'... End part, 4, 5... Intermediate repeater, 4-
1゜4-2.5-1.5-2...Amplifier, 6,7...
・Relay line, 10... Bipolar/unipolar converter, 11... Bipolar biolage eye detector, 12
...Counter\ 13...or dirt, 14.15
...and dart, 16...counter. Patent applicant Fujitsu Limited Patent agent Akira Aoki Patent attorney Kazuyuki Nishidate Patent attorney 1) Yukio Patent attorney Akira Yamaguchi

Claims (1)

【特許請求の範囲】[Claims] 入力バイポーラ信号をユニポーラ信号に変換するバイポ
ーラ・ユニポーラ変換回路、前記入力バイポーラ信号の
バイポーラバイオレーションを検出するバイオレーショ
ン検出回路、前記バイポーラ・ユニポーラ変換回路の出
カッ4ルスを計数し、前記バイオレージ目ン検出回路の
出力によってリセットされるカウンタ、該カウンタの計
数値が“2”であることを検出するデコーダ回路および
該デコーダ回路の出力および前記バイオレーション検出
回路の出力に接続されパイオレー? vrンノ臂ルス間
の入カッ9ルス数が″2”であることを検出するダート
回路を具備することを特徴とするノ(ルストリオ検出回
路。
a bipolar-unipolar conversion circuit that converts an input bipolar signal into a unipolar signal; a violation detection circuit that detects a bipolar violation of the input bipolar signal; and a violation detection circuit that counts the output pulses of the bipolar-unipolar conversion circuit, and a counter that is reset by the output of the violation detection circuit; a decoder circuit that detects that the count value of the counter is "2"; and a pie breaker connected to the output of the decoder circuit and the output of the violation detection circuit. 1. A loop detection circuit characterized by comprising a dirt circuit that detects that the number of input pulses between vr and arm is "2".
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