JPS5955562A - Program loading system - Google Patents
Program loading systemInfo
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- JPS5955562A JPS5955562A JP16586082A JP16586082A JPS5955562A JP S5955562 A JPS5955562 A JP S5955562A JP 16586082 A JP16586082 A JP 16586082A JP 16586082 A JP16586082 A JP 16586082A JP S5955562 A JPS5955562 A JP S5955562A
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- JP
- Japan
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- program
- processor
- load
- memory
- processors
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/445—Program loading or initiating
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の属する分野〕
本発明は複数のプロセッサから構成されるマルチプロセ
ッサシステムにおけるプログラムロード方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of the Invention] The present invention relates to a program loading method in a multiprocessor system composed of a plurality of processors.
マルチプロセッサシステムの構成として、複数のプロセ
ッサを単一の共通バスでコモンメモリに結合し、複数の
プロセッサがこのコモンメモリヲ共通にアクセスする構
成がとられる。このようなシステムでは、コモンメモリ
に各プロセッサ用のプログラムがファイル媒体からロー
ドされている。A multiprocessor system is configured in such a way that a plurality of processors are connected to a common memory through a single common bus, and the plurality of processors commonly access this common memory. In such a system, a program for each processor is loaded into the common memory from a file medium.
実行にあたっては、各プロセッサ用のプログラムをコモ
ンメモリから各プロセッサが持つローカルメモリにロー
ドし、谷プロセッサは自ローカルメモリ内のプロ、ダラ
ムを実行する。各プロセッサ用のプログラムを口〜カル
メモリヘロードするロード処理プログラムは、書込み等
による破壊を防ぐため各プロセッサのリードオンリーメ
モリ（Ｉ（ＯＭ）上に格納されている。この韮うにロー
ド処理プログラムは各プロセッサのｌｔ ＯＭに格納し
ておく構成のため、ＲＯＭ容量が増加し、メモリの宥効
利用が図れない欠点がある。またＲ ＯＩＶＩであるた
め、デバグ効率が悪くなるといった欠点がある。During execution, the program for each processor is loaded from the common memory to the local memory of each processor, and the valley processor executes the program and Durham in its own local memory. The load processing program that loads the program for each processor into the local memory is stored in the read-only memory (I (OM)) of each processor to prevent destruction due to writing etc. This load processing program is Since the data is stored in the ltOM of each processor, the ROM capacity increases and the memory cannot be used efficiently.Furthermore, since it is an ROIVI, debugging efficiency deteriorates.
本発明の目的は上述の欠点を除去し、メモリの有効利用
およびデバグ効率の向上を図るプログラムロー ド方式
を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a program loading method that eliminates the above-mentioned drawbacks, makes effective use of memory, and improves debugging efficiency.
上記の「」的を達成するため、本発明はロート処理ブロ
クラムをコモンメモリに配置し、プログラムロー１・を
統括するプロセッサによりロード指示を受理したプロセ
ッサは現在英行中のプログラムアドレスをコモンメモリ
上に配置されたローｌ・処理プログ８ラムの先頭アドレ
スに置き換えてコモンメモリからプログラムロートを行
なうことをｆｔ徴とする。In order to achieve the above object, the present invention arranges a rotary processing block in a common memory, and the processor that receives a load instruction from the processor that controls program row 1 stores the program address currently being processed in the common memory. The ft characteristic is to perform a program load from the common memory by replacing it with the start address of the row 1/processing program 8 program located in .
図は本発明の一実施例を示すブロック図である。 The figure is a block diagram showing one embodiment of the present invention.
図において、共通バス１に中央処理装置＝（ＣＩ） Ｕ
）２．０台の入出力処理装置（ｆｔ、）Ｐ）３−１〜
３−１１およびコモンメモ＋）（ＣＭ）５が結合され、
ＣＭ ５が共通にアクセスされるよう構成されている。In the figure, common bus 1 has a central processing unit = (CI) U
)2.0 input/output processing devices (ft,)P)3-1~
3-11 and Common Memo +) (CM) 5 are combined,
CM 5 is configured to be commonly accessed.
ＣＰＵ２はプロセッサ６およびＣＰＵ２のメインメモリ
（Ｉｖｌ”Ｍ ） ７で構成され、Ｉ ＯＰ ３− ］
はプロセッサ８とローカルメモリ（Ｌ ＩＶＩ ） ９
で、１０ Ｐ ３− ｎは同様にプロセッサ１０とＬ
Ｍｌｌで構成される。ＣＭ５にはファイル媒体からロー
ド処理プログラム１２および各１０ Ｐ用のプログラム
１５−１〜＋５−１１がロードされて（・る。ロード処
理プロクラム１２ば・＠ＩＱＰ用のロー１〜処理プログ
ラム１３−１〜１３− ｎを含んている。ＣＰ Ｕ ２
のプロセッサ６には各１０ ））用のロードトリガン／
メタｌ７−１〜１７−■】が設けられ、Ｉ ＯＰ ３−
１のプロセッサ８と１すＰ ：３−ｎのプロセッサ１０
にはそれぞれ、（ｆｐ ＬＪ用のロードトリガレジスタ
Ｉ９．２０、ロード処理プログラムの先頭アドレスを格
納ずろロードレジスタ２１．２２、プロクラムステータ
スレジスタ２７．２８が設けられている。ＣＰＵ２のロ
ードトリガレジスタ１７−１〜１７−ｎからばＩＯＰの
ロードトリガレジスタ１９．２０ヘロ−ドトリガ線２３
、石が、Ｉ （Ｊ Ｐのロードトリガレジスタ１９．２
０からはＣＰＬＩのロードトリガレジスタ１７−１〜１
７− ｎヘロードトリガ信号線２４１．２６がそれぞれ
橋続されている。The CPU 2 is composed of a processor 6 and a main memory (Ivl"M) 7 of the CPU 2, and has an IOP 3-]
is a processor 8 and a local memory (L IVI) 9
Similarly, 10P3-n is the processor 10 and L
It is composed of Mll. The load processing program 12 and the programs 15-1 to +5-11 for each 10P are loaded into the CM5 from the file medium. ~13- Contains n.CPU 2
The processors 6 each have a load trigger for each 10))
IOP 3-
1 processor 8 and 1sP: 3-n processor 10
are respectively provided with a load trigger register I9.20 for (fp LJ), a zero load register 21.22 that stores the start address of the load processing program, and a program status register 27.28.Load trigger register 17- of the CPU 2 From 1 to 17-n, IOP load trigger register 19.20 Herod trigger line 23
, stone is I (J P's load trigger register 19.2
From 0, CPLI load trigger registers 17-1 to 1
7-n Herod trigger signal lines 241 and 26 are connected to each other.
次にｒｏｐ３−１のプロセッサ８およびＩ ＯＰ ３−
ｎのプロセッサ１ｏカ自プロセッサのローカルメモリ９
および１０へ各１０ Ｐ用のプログラム１５−１”−１
５−１１をロードする動作について説明する。本ンステ
ムてはＣＰ Ｕ ２のプロセッサ６がロードを統括する
プロセッサとされており、まず、プロセッサ６はＩ （
Ｊ Ｐ３−１へロード） ｌ）ガ線２：うを使用してト
リガをがける。トリガを受けたＩ （Ｊ Ｐ ３−１の
プロセッサ８はロートレジスタ２１に設定され ４た
Ｉ Ｏｆ） ３−１用ロード処理グロクラム１３−１の
先頭アドレスを、現在実行中のプロクラムの番地が格納
されているプロクラムステータスレジスタ２７に置き換
える。これによってプロセッサ８は０１〜４５の特定番
地にあるＩＯＰ３−１、用ロード処理プログラム１３−
１を実行し、これによってＩ ＯＰ３−１用プログラム
１５−１をＩＯＰ：３−１のローカルメモリ９にロード
する。ロードが完了すると、プロセッサ８はロードトリ
ガ線２４を使用してＣ１）Ｕ２のプロセッサ６ヘトリガ
をかける。ロード完了通知を受けたＣ Ｐ Ｕ ２のプ
ロセッサ６は以下ｌ０Ｐ３−ｎまて上述の手順を繰り返
してロードを行なう。谷１０Ｐではローカルメモリへロ
ードさ−Ｊｔたプログラムを実行する。Next, processor 8 of rop3-1 and IOP3-
n's processor 1o local memory 9 of own processor
and program for each 10 P to 10 15-1”-1
The operation of loading 5-11 will be explained. In this system, the processor 6 of the CPU 2 is the processor that controls the load.
JP Load to P3-1) l) Use the trigger wire 2: to activate the trigger. Trigger received I (Processor 8 of JP 3-1 is set in the rotor register 21.) The start address of the load processing program 13-1 for JP 3-1 is stored as the address of the program currently being executed. Replace it with the program status register 27. As a result, the processor 8 loads the load processing program 13- for the IOP3-1 located at specific addresses 01 to 45.
1 is executed, thereby loading the program 15-1 for IOP3-1 into the local memory 9 of IOP:3-1. When the load is complete, the processor 8 uses the load trigger line 24 to trigger the processor 6 of C1)U2. The processor 6 of the CPU 2, which has received the load completion notification, repeats the above-mentioned procedure until I0P3-n is loaded. In the valley 10P, the program loaded into the local memory is executed.
本発明によれば、ロート処理プログラムがコモンメモリ
に配置されるので、プロセッサの台数が多くなるほどｌ
ｔ ０１ＶＩ削減によるメモリの有効利用およびテバグ
効率の向上か大きくなる効果がある。According to the present invention, since the rotary processing program is placed in the common memory, the larger the number of processors, the more
The reduction in t01VI has the effect of making effective use of memory and improving the bugging efficiency.
図は本発明の一実施例〉示すブロック図である。
１ 共通バス、２・中央処理装置（ＣＰｔＪ、）、３−
１〜３−１１ 入出力処理装置（１（ＪＰ）、５・
コモ／メモ’）（ＣＭ）、６．８．１０・・・プロセッ
サ、７− メ’ｌ ７ ／’ モリ（Ｉｖｌ ＋ν１）
、９．１０ ・＝ ０−カルメモリ。The figure is a block diagram showing one embodiment of the present invention. 1 Common bus, 2 Central processing unit (CPtJ, ), 3-
1 to 3-11 Input/output processing device (1 (JP), 5.
Como/Memo') (CM), 6.8.10... Processor, 7- Me'l 7/' Mori (Ivl +v1)
, 9.10 ・= 0−cal memory.
Claims (1)
共通にアクセスできるコモンメモリを単一の共通バステ
結合したマルチプロセッサシステムにおいて、上記プロ
セッサの一つはプログラムロードを統括するプロセッサ
であり、該統括プロセッサによりロード指示を受理した
プロセッサは現在実行中のプログラムアドレスを上記コ
（ンメモリ上に配装置されたロード処理プログラムの先
頭アドレスに置き換えて上記コモンメモリからプログラ
ムロードを実行し、ロード完了により上記統括プロセッ
サへロード完了を通知することを特徴とするプログラム
ロード方式。(1) In a multiprocessor system in which a plurality of processors and a common memory that can be commonly accessed by the plurality of processors are combined into a single common bus step, one of the processors is a processor that controls program loading, and the The processor that has received the load instruction replaces the address of the currently executing program with the start address of the load processing program allocated on the above common memory, executes the program load from the above common memory, and upon completion of the load, the processor A program loading method characterized by notifying completion of loading.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16586082A JPS5955562A (en) | 1982-09-22 | 1982-09-22 | Program loading system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16586082A JPS5955562A (en) | 1982-09-22 | 1982-09-22 | Program loading system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5955562A true JPS5955562A (en) | 1984-03-30 |
Family
ID=15820360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16586082A Pending JPS5955562A (en) | 1982-09-22 | 1982-09-22 | Program loading system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5955562A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63148354A (en) * | 1986-12-12 | 1988-06-21 | Nec Corp | Initial program loading system |
| JPS63233460A (en) * | 1986-11-20 | 1988-09-29 | アルカテル・エヌ・ブイ | Method and circuit device for loading initial program loader to secondary computer |
-
1982
- 1982-09-22 JP JP16586082A patent/JPS5955562A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63233460A (en) * | 1986-11-20 | 1988-09-29 | アルカテル・エヌ・ブイ | Method and circuit device for loading initial program loader to secondary computer |
| JPS63148354A (en) * | 1986-12-12 | 1988-06-21 | Nec Corp | Initial program loading system |
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