JPS59501730A

JPS59501730A - パルス符号変調デジタル自動ブランチ交換局

Info

Publication number: JPS59501730A
Application number: JP58502855A
Authority: JP
Inventors: ブラツドワ−ス・ウイリアム・テ−
Original assignee: ブラツドワ−ス，ウイリアム　テ−．; スカリ−・リチヤ−ド・エル
Priority date: 1982-08-26
Filing date: 1983-08-15
Publication date: 1984-10-11
Also published as: EP0116617A1; AU1941483A; US4455646A; EP0116617A4; WO1984001068A1; IL69561A; IL69561A0; IT8348884A0; IT1168885B; AU562174B2; CA1205169A

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】高速及び経済的な構成を目的とした、電話ネットワーク用の構内自動ブランチ交換局（自動ＰＢＸ）の構成では、各々のボートからの音声データを最初にデジタル形式に変換し、交換局に伝送し、これを元のアナログ形式に再変換した後に他方ボートに伝送する方式か採用されている。デジタル化された音声データは通常直列形式にて交換局内を伝送され、交換局内のデータ伝送の制御は１つあるいは複数のマイクロプロセッサにて制御される。

この方式のデジタル化交換局は多数の実質的な制約及び問題を持つ。内部タイミングにおいて実質的な困難が存在するとともに直列によるデータ伝送構成はソフトウェアの構成に大きな問題を持つ。またこの交換局が多Ｈのボート（例えば２００あるいはそ・れ以上）の処理に使用されるときはボート間のデータ伝送速度に関してマイクロプロセッサか実質的な制約となる。大きな処理能力を持つ交換局では、どの交換局でもボート間のデータの伝送には非常に多数の導線か必要となり、この点てこのデジタル方式による動作では経済的に大きな問題を持つばかりか、さらに規模を大きくした場合には事実上不町能となる。

発明の要約この発明の目的は、従って、前述の問題及−び従来のデジタル交換局における様々な困難を解決あるいは最小限にするための電話ネットワークあるいはその他の通信ネットワーク用の新たな改良されたデジタル自動ブランチ交換局を提供することにある。

この発明のもう１つの目的はデジタル自動ブランチ交換局において、全てのデータか片方のボートから他方のボートにＭ−ビット並列デジタルデータ語形式にて伝送される全バス方式の高速データ伝送を実現する新たな改良されたパルス符号変調デジタル自動ブランチ交換局を提供することにある。この発明のこの目的は、部分的に、非常に高速の転送サイクルにおいて、各々のボートに対して特定の転送タイムスロットを割り当て、各々のボートに割り当てられたこの転送タイムスロットをそのボートの送信タイムスロットとしてまた同時に呼か接続される他方のボートの受信だタイムスロットとして利用することによって実現される。

この発明のもう１つの目的は、デジタル自動ブランチ交換局において、伝送速度を最大に士ることにより交換局の許容能力を最大化するために、全ての通常のデータ伝送及び制御機能をマイクロプロセッサから完全に独立した配ライン全パス式転送システム内で遂行し、一方、とれより高速の特定の機能の制御をマイクロプロセッサにて実行する新たな改良されたパルス符号変調デジタル自動ブランチ交換局を提供することにある。

従って、この発明はＮ個の通信ボートを定義するライノ接続装置、各々か複数の通信ボートに接続されておりまた各々が片方の通信ボートにて受信された人力信号を表わすＭ−ビット並列デジタルデータ信号の多重シーケンスを生成する一連の人力多重変換装置、及び各々が一方の入力変換装置によって処理される複数の通信ボートに接続されており、Ｍ−ビット並列デジタルデータ信号を複数の出力信号に変換し、またそれらの出力信号をそれらの通信ボートに選択的に送くる対応する一連の出力デマルチプレクス変換装置を待つ１つの入／出力システムを含む電話ネットワークあるいはその他の通信ネットワーク用のパルス符号変調デジタル自動ブランチ交換局に関する。この入／出力システムはさらに入力変換装置及び出力変換装置に接続されており、各人力変換装置及びそれに関連する出力変換装置を所定の期間の多重スキャンサイクルに従って入力及び出力信号の特性によって決定される多重変換速度にて起動させるための変換制御装置、入力変換装置及び出力変換装置に接続されており、少なくとも１つの記憶場所が各通信ボートと関連されている少なくともＮ個のＭ−ビット記憶場所を持つデータ記憶装置、並びに変換制御装置及びデータ記憶装置に接続されており、データ転送呼出しに対し任意の可能な全ての２個のボートの組み合わせを指定し、また並列Ｍ−ビットデジタル信号を呼があった片方のボートに対する記憶場所から呼に対する他方のボートに対する記憶場所に移動させる第１のシリーズの伝送、及びＭ−ビット並列デジタルデータ信号を他方のボートの記憶場所から呼のあった片方のボートに対する記憶場所に移動させる第２のシリーズの伝送を実行させるためデータ記憶装置を起動するだめの経路制御装置を含む。乙の交換局むまさらに、データ記憶装置に接続されており、データ記憶装置内のある記憶場所に記録されたデジタルデータ信号をデータ記憶装置の他の場所に転送するためのＭ−ビット並列デシタルデータバス、並びに経路制御回路に接続されており、各通信ボート対して１個割り当てられて０る、呼のあった呼ボートに割り当てられたタイムスロ・ノドにおいてデータの片方のシリーズの伝送か行なわれ、また呼に対する被呼ボートに割り当てられたタイムスロソ）においてデータの他方のシリーズの伝送か行なわれるように、順次転送タイムスロットの転送サイクル心こ従って経路制御装置を起動させるための順序制御装置を持つデータ転送システムを含む６Ｎ個のボートを包括する全転送サイクルの期間は多重化スキャノサイクルの期間以下である。

図面の説明第１図はこの発明の好ましい実施態・様に従って構成された電話ネットワーク用のパルス符号変調デジタル自動ブランチ交換局の簡略ブロック図；第２．３及び４図は第１図の交換局の入／出力システムのデータ変換回路及び経路制御回路を示めず簡略回路図：第５．６．７及び８図に第１図の交換局の１部を構成するデータ転送システムに組み込まれる主順序制御装置及び主クロックの好ましい構成を示めす簡略回路図：第９図は第１図の交換局のオペレータコンソールと順序制御回路をインタフェースするために使用する主プロセツサ装置の簡略回路図；第１０図は第１図の交換局のデータ転送システム内のアドレス復号モシュ〜ル内に組み込まれるトーンレジスタの回路図；第１１及び１２図は第１図の交換局内のデータ転送システムの１部であるトールシスタ制御装置の簡略回路図：第１３図は第１図の交換局の入／出力システムに含まれる通信インタフェースアダプタ回路の回路図：そして第１４図は第１図の交換局の転送システム内で実行される基本的ないくつかの制御機能のタイミング図を示めす。

好ましい実施態様の説明第１図はブロック図にてこの発明の１つの好ましい実施態様のマルチボートパルス符号変調デジタル構内自動交換局４０の構成を示めす。第１図に示めすごとく、このパルス符号変調ＰＡＢＸ４０は２個の相互に接続及び関連するシステムより構成される。これらは重信線４３の左側に位置する交換局４０の部分を構成する入／出力システム４１、及び線４３の右側に位置する交換局４０の残りの部分を構成する同期転送システム４２である。

ＰＡＢＸ４０の入／出力システム４１は複数のＮ個のボートのための回線接続装置を含む。この回線接続装置の一部は本配電盤（交換機）４４から成り、これは個々の電話への及び中央局からの本線への外部接続を提供する。図に示めすごとく、本配電盤４４は個々の電話Ｔ１０ｆ１７１０２、Ｔ１１６、及びＴ３４０、並びに１個の頭型的な本線Ｔ３３０などのような２４０の通信ボートに対する外部接続を提供するよう設備されている。この通信ボート自体は一般的にＰｌｏｌからＰ３４０の参照文字にて表わされており、本配電盤４４の外部に１ボートに対して１つの電話あるいは１？の本線の割合で接続される。つまり、交換局４０においては、Ｎ＝４０である。しかし、今後述べることから明白になるように、交換局４０はこれよりずっと多数の通信ボートを処理できるよう容易にしかも効果的に拡張でき、電話システムとしでは通信ボートの数Ｎは数千にも拡大できる。本配電盤４４からの第１の１６個の通信ボー）ＰｌｏｔからＰ２Ｏ３までは、第１のデータ分配モジュール４５に接続される。交換局４０内にば全部で１５個のデータ分配モジュール４５が存在する。これらは各々１６個のボートに接続され、交換局によって制御される２４０の通信ボートを処理する。第１図にはこのデータ分配モジュール４５の２個のみが示めされており、この図の下部に示めすデータ分配モジュールは、同図の上部に示めすデータ分配モジュールと比較して簡略化されているが、これはこれらデータ分配モジュール４５がお互いに同一な物であるためである。各々のデータ分配モジュール４５の内部には３個の主要な回線装置、つまりデータ変換装置、主経路制御装置４７、及び通信イノタフエースアダプタ装置４８がある。各々のデータ変換装置４６は、ボー）Ｐｌｏｌ、Ｐ２Ｏ３及びＰ１１６に対する個々の接続によって示めされるよう１６個の通信ボートＰに接続される。各データ分配モジュール４５内の通信インタフェースアダプタ装置４８も同様にそのデータ分配モジュールによって処理されるボートの各々と接続される。この相互接続は一般的にバス４９による接続によってのみ示めされている。各々のデータ分配モジュール内においては、ハス５１が通信インタフェースアダプタ装置４８と主経路制御装置４７とを接続しており、さらに３個のバス５’２，５３及び５４が各々のデータ分配モジュール４５内のデータ変換装置４６と同一モジュール内の主経路制御装置４７との相互接続を行なう。各々が１６個の通信ボートを処理する１５個のデータ分配モジュール４Ｓが本配電盤４４と一体になってＰＡＢＸ４０の１つの完全な入／出力システム４１を構成する。

各々のボー）ＰＩＯＩは本配電盤４４からくる平衡導線ペアから構成されており、従ってボートか接続されているデータ変換装置４６の様々な回路に向かう４導線送／受信ペアに翻訳する必要がある。この翻訳は各々のデータ変換装置４６において、加入者線インタフェース回路（Ｓ　Ｌ　Ｉ　Ｃ）及び送／受信ろ過器（ＴＲＦ）の組合わせによって実行されるか、第１図においては、これは左上部のデータ変換装置４６内の各ボートに対する組合わせ５ＬＴＣ／ＴＲＦ回路５５として示めされている。

各データ変換装置４６内の各５ＬＩＣ／ＴＲＦ回路５５は人力マルチプレクサ− ５７への出力接続５６を持つ。出力接続５６は単線として示めされているか、実際には１つの導線ペアである。各５ＬＩＣ／ＴＲＦ回路５５はサラに出力デマルチプレクサ−５９からの人力接続５８を持つか、ここでもこの接続５８は１つの導線ペアである。これに加えて、各データ変換装置４６内のＳＬＩ　Ｃ／ＴＲＦ回路５５はこのデータ変換装置４６内に組み込まれている変換制御回路６２へのフックスイッチ出力接続を持つ。

マルチプレクサ−５７は実際には、後に詳わしく説明するごとく、各々か８個のボートを処理する２個のマルチプレクサ−から構成される。マルチプレクサ−はＡ／Ｄ入力変換器６４の人力への１つの出力接続６３を持つ。ことても、実際には各々が８個のボートを処理し、各々が固有の標本保持回路を持つ２個の人力変換器６４が存在する。一方、デマルチプレクサ−５９への入力６５はＤ／Ａ出力変換器６６から取る。ここでも、好ましい構成においては出力変換器６６は各々か８個のボートを処理する２個のＤ／Ａ変換器を含み、デマルチプレクサ−５９は各々が８個のボートを処理する２個のデマルチプレクス回路より構成される。

変換制御回路６２は、後に第２図と関連してさらに詳わしく説明する複数のタイミノグ制御回路を含むが、これらはマルチプレクサ−５７、デマルチプレクサ− ５９、Ａ／Ｄ変換器６４、及びＤ／Ａ変換器６６の動作を制御する。このためには、この変換制御回路６２’ｌ！１．ｍれによって制御される回路のそれぞれの動作状態に関する情報を必要とする。このため、変換制御回路６２によって制御される装置には、第１図の双方向回路接続６７．６８．６９、及び７１によって一般的に示めされるように変換制御回路からの入力及び出力の両方の接続かある。データ変換装置４６内のこれら内部制御接続の典型的なｉ成についてのより詳細な情報については第２図と関連して述べる。

第１図に示めすごとく、各々のデータ分配モジュール４５内の主経路制御装置４７は、１個の入力データ記憶装置７２及び１個の出力データ記憶装置７３から構成されるデータ記憶装置を含くむ。データ記憶装置７２はバス５３を通じてＡ／Ｄ入力変換器６４から情報を受ける。出力データ記憶装置７３はバス５４を通じてＤ／Ａ出力変換器６６にデータ送くる。入力データ記憶装置７２の出力はデータバス７４に接続される。このデータバス７４は転送システム４２内の６個のハスの１つを構成するか、これらバスは転送システム４２と入／出力システム４１との間の重要な相互接続を構成する。出力データ記憶装置７２はデータバス７４からの入力接続及びトー７データバス７５からのもう１つの入力接続を持つ。

交換局４０の１５個の各データ分配モジュール４５内の主経路制御装置４７はさらに入／出力システム４１と転送システム４２の間の複数の制御及び状態を通信する内部接続を提供する経路制御回路７６を含む。経路制御回路は入力データ記憶装置７２及び出力データ記憶装置７３から構成される装置ｔ．Ｇ　９　ｊＺからのデータの読出しのためのアドレス及びタイミ／りを制御ずる。経路制御回路７６から入力データ記憶装置７２及び出力データ記憶装置７３・への制御接続は、それそれ一般的に２個のバス７７及び７８によって示めされている。

経路制御回路７６は、特定の動作回路については第３及び４図に示めすか、交換局４０の人／出力シるテム４１と転送システム４２の間の重要なインタフェースを構成する。経路制御回路は変換制御回路６２からの情報を受信するためのサーキトリーを含むが、これら情報は交換局４０の他のボートへの呼に関与するモジュール４５によって処理される個々の通信ボートを同定する。この情報は、一部、バス５２を通じて経路制御回路７６に送くられる。この経路制御回路７６は、しばしば送信アドレスと呼ばれる呼ボートのアドレスを記録するための１つの記憶装置、及びしばしば受信アドレスとして呼ばれる被呼ボートのアトレスを記録するためのもう１つの記憶装置を含む。

経路制御回路７６はバス５１を通じて通信インタフェースアダプタ装置４８を制御して、装置４８をイネーブルし、この経路制御回路が組み込まれてる特定のデータ分配モジュール４５に接続されたｐｔｏｔからＰ１１６にリング信号を送くるとともに、他の関連ずる機能を遂行する。さらに、各々の経路制御回路７６は交換局４。

の転送システム４２にこの経路制御回路か組み込まれているデータ分配モジュール４５に接続された通信ボートのそれぞれの動作状態に関する情報を提供する。

転送システム４２内の情報の交換のため、各経路制御回路７６は送信アドレスハス８１，受信アドレスバス８２、システム制御ハス８３、及びしばしば記憶データハスと呼ばれる補助受信アドレスバス８４に接続される。これらハスの各々は転送システム４２の一部を構成する。

交換局４０の入／出力システム４１内の各データ分配モジュール４５には通信インタフェースアダプタ４８が組み込まれているが、これはデータ分配モジュール内の動作モジュールで最も簡単な構造を持つ。通信インタフェースアダプタ装置４８は通信インタフェースアダプタ装置か組み込まれているデータ分配モジュールによって処理されるボートの各々に１個づつ割り当てられた１６個リング信号リレーを持つ。装置４８はリング信号発生器（第１図に図示無し）に接続されているか、これら交換局４０内の全てのデータ分配モジュール４５に共通である。

通信インタフェースアダプタ装置４８と本配電盤４４の間にはモジュール４５によって処理される個々の電話あるいは本線への接続のためのハス４９か存在するが、ハス４９はリング信号が個々の電話に送くられている時はＳＬＩＣ／ＴＲＦ回路５５を迂回ずる。この迂回接続はデータ分配モジュール４５内に構成することも可能である。通信インタフェースアダプタ装置４８はトー／リング方式を採用しているシステムには必要てないか、現在使用されているほとん表の電話が回路５５から隔離する必要のある高電圧リング信号を必要とするためＰＡＢＸ４０の一部として示してある。

前述したごとく、転送システム４２は交換局４０内の入／出力システム４１の全てのデータ分配モジュール４５を支援する。転送システム４２は主経路制御モジュール９１及び２つあるいはそれ以上のアトレス復号器モジュールを含むが、ことではモジュール９２のみか示めされている。モジュール９１、９２の全ては全ての主要動作バスに接続されているか、これらバスには送信アドレスバス８１、受信アドレスバ・ス８２、システム制御ハス８３、及び記憶データバス８４が含くまれる。第１図に示めす２４０ボ一ト交換局４ｏにおいては、これらバスの各々は、システム制御バス８３は例外となり得るが、全て各々Ｍービット（ここではＭ−８）から構成される並列デジタルデータ信号を伝送するための８回線バスより構成される。処理されるボートの数（Ｎ）が２５６個を超える交換局においては、送信アドレスバス８１、受信アトレスハス８２、及び記憶データバス８４のサイズをそれ以上のアトレスか処理できるよう増加するときもてきる。例えば、Ｎが４８０の交換局においては８４線パスを使用し、またＮが９６０の交換局では、、１０１Ｘ線ハスが適当である。以下のより詳細の説明で明らかのようにシステム制御ハス８３はさらに多様な構成が考えられるか、ここに説明する交換局においては、８４線ハスが適当てある。

転送システム４２の主経路モジュール９１は主クロック９３を含むかこれは高周波数発振器及びこ゛の発振器に接続されたカウントダウン回路から構成され適当なタイミング信号を提供する。Ｎか２４０のここに説明スる交換局４０においては、後に詳しく説明するごとく、転送システム４２内の全てのボートに対する動作状態及びデ−夕の全スキャンを制御するクロック９３に要求される最大周波数は典型的には２．０４８メガヘルツである。

また４８０のボートが処理できるよう構成された交換局ではこの最大動作周波数か４．０９６ｍＨｚに増大されるのか典型的である。９６０の通信ボートを持つ交換局では、主クロックの動作周波数は８．１９２ｍＨｚか適当である。

主制御モジュール９１内には、バス９４として示めされている、主クロック９３を主順序制御装置９５に接続する一連の接続がある。主順序制御装置９５は、データハフ、７４、）−ンデー９バス７５、送信アドレスバス８１、受信アドレスバス８２、システム制御ハス８３、及び補助受信アドレスバス８４を含む転送システム４２内の主要ハスの全てに接続されている。主制御モジュール９１内にはさらに主プロセツサ装置９６があるが、これは典型的には１つのマイクロプロセッサ、好のましくはプログラマブル続出し専用記憶ｇＨ（ＰＲＯＭ）から構成されるプログラム制御記１ｍ　ｇ置及び適当なサイズの直接アクセス記憶装置　（ＲＡＭ）を含む。主プロセツサ装置９６はバス９７を通じて主順序制御装置９５に接続されており、さらに主プロセツサ装置９６には外部オペレータコンソール（図示無し）へのＲＣ，−２３２，Ｃ１ｉ続９８が提供されている。ＭＰＵ９Ｇは転送システム４２内においてクロック９３によって定義される２、０４８ｍＨｚ（あるいはこれ以上）の主転送動作の速度にて機能１５　特表昭５９−５０１７３０　（１０）しないただ１つの重要な部分であり、ＭＰＵはこれよりかなり遅い速度にて動作する。

主順序制御装置９５は、第５−８図と関連してより詳細に説明するごとく、送信アドレス信号発生器（第５薗）を含む。これは後に詳細に説明するトーンレジスタ及びオペレータコンソールにて使用するボートＰＩＯＩ−Ｐ３４０の各々に対する送信アドレスから構成される順序マルチビット並列デジタル語の連続サイクルを生成する。これら送信アドレスは送信アドレスバス８１、この場合は８ビツトバスに送くられる。主順序制御装置はさらに発信音、話中トーン、及び呼出音を生成するための従来のトーンレジスタ（第６図）並びにトー７データハス７５（発信音及び話中トーン）及びデータバス（呼出音）上を伝送するためにこれらトーン信号を８ビット並列デジタル信号に変換するための変換回路を含む。主順序制御装置９５には比較器が提供されているが、これはバス８１からの送信アドレスをオペレータ位置アドレス及びＭ　Ｐ　Ｕ９６によって提供されるアドレスと比較して記憶データバス（補助受信アドレス）からの出力を生成するとともに、バス８３（第７及び８図）の伝送に対する制御信号を生成する。主順序制御装置はさらに、ボートの状態を監視し、多様の制御信号を生成することによって、リング機能、トーン信号の伝送、その他を制御する。

転送システム４２の各々のアドレス復号モジュール９２は、バス７４．７５、及び８１から８４の全てに接続されたトーンレジスタ制御装置８６を含む。各々のモジュール９２はさらに内部バス８８によって示めされているごとくトーンレジスタ制御装置８６に接続された複数のトーンレジスタ８８を含む。転送システム４２の各アドレス復号モジュール９２に提供されるトーンレジスタの数は状況によって異なるが、これは一部、交換局４゜を通じての予期される通信量のレベル、及び利用可能な物理的空間などのその他の要因に影響される。Ｎか２４０である典型的なＰＡＢＸにおいては、２個のアドレス復号器モジュール９２の各々に６個のトーンレジスタ８７が提供され、したかって全部で１２個のトーンレジスタが提供される。

各々のトーンレジスタ８７（第１０図）はプッノユボタノトーノ（ダイアル）信号を転送システム４２にて使用されている送信アドレスと比較するのに適当な形式に翻訳するためのプソシュボタノダイアリイグトーン復号器、記憶装置及び補助受信ハス８４への出力接続接を侍つ被呼ボートを同定するために必要な比較器を含む。主に第１１及び１２図において図解されているトーンレジスタ制御装置８６はトーンレジスタ８７（ｉ１２図）内で使用するためにブッンユボタノダイアリイグ信号を代表するＭ−ピント並列デジタルデータ信号をそれらの元のトー７信号形式に変換するだめの回路、並びにシステム制御バス８３にいくつかの制御出力を持つトーンレジスタ（第１１図）を制御するための多様の比較器及び他の論理回路を含む。

ＰＡＢＸ４０を通じての呼、第１図。

以降のパルス符号変調デジタルＰＡＢＸ４０の動作の説明においては、最初に電話Ｔ１０１を呼出すことか可能な相手か電話Ｔ１１６側の相手に呼の接続をするものと仮定する。通常のごとく、呼は呼者が電話Ｔ１０１の送受話器を持ち上げることによって開始される。器具Ｔ１０１及びＴ１１６か組み込まれている電話ネットワークは従来の構成である。従って、電話”ｒｔｏｔの送受話器か持ち上げられると、ボートＰ１０１のチップ及びリング導線間に無限インピーダンスから約６００オームへの明らかな変化が起こり、このオンフックからオフフックへの状態の変化かボー）ＰＩＯＩに接続するＳ　Ｌ　Ｉ　Ｃ／ＴＲＦ回路５５によって検出される。この結果、回路５５はオフフック信号をそのフックスイッチ線６１を通じて変換制御回路６２に送くる。実際には呼者によって電話Ｔｌ０Ｉの送受話器か持ち」二げられると同時に、ボートＰＩＯＩに対するＳ　Ｌ　Ｉ　Ｃからの線６１上の電圧レベルかオンフックレベルからオフフックレベルに変化し、ＪＬｉｉ！６１上のオフフックレベルか電話Ｔｌ０Ｉの送受話器かオフフックにととまる限り保持される。

変換制御回路６２はこの回路６２か組み込まれているデータ分配モジュール４５によって処理される１６個のボートの全てからのフックスイッチ線６１上の動作レベルを絶えずスキャンする。このスキャン動作の速度は回路５７及び５９内でＡ／Ｄ及びＤ　、／　Ａ変換をするために必要な基本標本化速度にて決定されるが、最大アナログ入力周波数を４ＫＨｚと仮定すると１．８ＫＨｚのスキャノ速度が必要である。各々が、各々８個のボートを処理する２個の回路を含むマルチプレクサ−５７及びデマルチプレクサ−５９を備えるここに説明する交換局においては、このスキャノ速度を得るために必要な最大周波数は６４　Ｋ　Ｉ−１ｚである。

電話Ｔ１０１の受話器が外され、ボートＰＩＯＩに対するオフフック状態が確立された事実はハス５２を通じて経路制御回路７６にも送信される。ボー）ＰＩＯＩに対するオフフック状態は経路制御回路７６内に記録され、これは後にシステム制御バス８３を通じて伝送される。

転送システム４２においては、主順序制御装置９５か複数の転送タイムスロットを持つ即定の転送サイクルタイムに従って経路制御回路７６の全てを連続的にスキャノするが、ＰＡＢＸ４０のボートＰ１０１からＰＧＡ１の各々にはこの転送タイムスロットの特定のタイムスロットか割り当てられている。したがって、主順序制御装置９５の次のスキャンサイクルにおいてボートＰ１０１に割り当てられた送信アドレスのタイムスロットが表れるれると、ボー）Ｐｌｏｌを同定するように符号化され′１９　特表昭５９−５０１７３０　（１１）た８ビツトデジタル語から構成されたこのボートに対する送信アドレスが経路制御回路７６から送信アドレスｌスス８１上に出力される。同時に、経路制御回路７６からシステム制御バス８３内の線の１つにオフフ・ツク信号が送くられる。前述したごとく、転送システム４２に対する同期スキャン速度は２．０４８ｍＨｚであり、これは４００ナノ秒のオーダーの有効タイムスロツトを提供する。これ以降、転送システム４２の各後続スキャン内のボー）ＰＩＯＩに割り当てられた各タイムスロットにおいて、ボートｐｔｏｉに対する送信アドレスが送信アドレスバス８１上に出現すると、システムバス８３内の導線の１つの電圧レベルによってこのボートがオフフック状態であることが送信される。こうして、この各タイムスロットのたびに主制御装置９５及びトーンレジスタ制御装置８６は、ボート１０１がオフフック状態であることを示めす信号を受ける。

ボートＰ１０１に対するオフフック状態が主順序制御装置９５に送信されると、システム制御バス８３内の他方のｓ４ｇの信号レベルの変化によって順序制御装置９５がイネーブルされ、順序制御装置９５はボー）ＰＩＯＩに対する重要な動作上に特性が、この場合は、１フフ・ツク状態になったことのみであるという事実を判定する。

つまり、主順序制御装置は、システム制御イ＼ス８３をスキャンすることとによって、このオフフック状態になったボー）　Ｐ　Ｌ’　０１を通じて呼出しをする他の電話がなく、また呼出音状態もセットされてないことを判定する。すると、主順序制御装置９５は直ちにトーンレジスタ制御装置８６に接続するシステム制御／Ｘス８３の他方にレジスタ要求信号を出力する。トーンレジスタ制御装置は、使用てきるレジスタか空いてるか判定する。殆どありえないことではあるが、現在全てのトーンレジスタが使用されているときは、後述するごと＜″話中か状態か確立される。しかし、はとんどの場合には、レジスタ８７の１つは使用可能であり、レジスタの１つが直ちに確保され、ボー）ＰＩＯＩに割り当てられたタイムスロットおよびこの特定のレジスタに割り当てられたタイムスロットの両方において起こる後続の動作に使用される。各レジスタ８７は、通信ボートに固有の送信アドレス及びタイムスロットか割り当てられているのと同様に、転送システム４２内の固有のタイムスロット及び送信アドレスを持つ。

こうしてトーンレジスタ８７の１つか後続の動作のため使用可能であると同定及び確保されると、関連１−るトーンレジスタ８６か１つの信号をシステム制御／ ′−ス８３」二に主順序制御装置９５に向けて出力する力ち、このイ＝号は、ボートＰ１０１に対して１つのトーンレジスタカイ使用可能であることを示めす表向時に、この目的のために確保された特定のトーンレジスタを同定する。すると主順序制御装置９５は、このトーンレジスタ心二割り当てられ、このトーンレジスタのタイムスロツトを同定する、８ピツ）並列デジット語の形式の送信アドレスを記憶データバス８４を通じて経路制御回路７６“１こ送くるが、このトーンレジスタ送信アドレスは回路７６に記録され、後に、一時的なボートＰ１０１に対する受信アドレスとして使用される。

システム４２内の連続デニタ転送スキャンにおいて、ボー）ＰＩＯＩに使用するために確保されたトーンレジスタ８７に対するタイムスロツトが来２と、主クロ、ツク制御装置９５はトーンデータバス７５に発信音を送くる。転送システム４２内での全てのデータ転送は８ビット並列デジタル形式にて行こなわれ、発信音も他のデータと同様に取り扱かわれる。従って、発信音は、８ビット並列デシタル形式にてトーンデータバス７５上を送信されるか、この情報は経路制御回路７６の制御下で、出力データ記憶装置７３内のボー）ＰＩＯＩに専用の記憶場所に記録される。

こうして記録されたトーンデータは、データ分配モジュール４５内で変換制御回路６２の制御下にて、上述したごとく、いくぶん低速（８Ｋ　Ｈｚ　）にてスキャンされる。こうして、データ分配モジュール４５のスキャンサイクルのボー）ＰＩＯＩに対する出力期間におい゛て、出力データ記憶装置７３に記録されたデジタル発信音データはハス５４上を出力変換器６６へと送くられ、ここでアナログ発信音信号に変換され、デマルチプレクサ−５９及び接続５８を通じてボートＰＩＯＩに接続されたＳＬ　Ｉ　Ｃ／　Ｔ　ＲＦ回路５５に送くられる。この点で、発信音はボートＰＩＯ１を通じて電話Ｔ１０１に出力され、この電話から呼の接続を企てた人によって聞かれる。電話ＴＩＯ側の者の感覚では、この発信音は受話器を取るのと同時に聞こえ、これはこの発信音情報が出力データ記憶装置７３内のボートＰＩＯＩに専用の記憶場所に保存されている限り続く。記録された発信音データは転送システム４２の各サイクル毎に再記録される。

」二連の動作の全ては転送システム４２の全システムスキャン速度に対応する最大時間期間内で起こるが、この最大時間期間は約４００ナノ秒である。もちろん、電話Ｔｌ０Ｉの使用者か、呼出すべき電話のアドレスの最初の番号をダイアルするまえに、このような時間期間の何回かが経過する。こごて仮定したＴ１０１からＴ１１６への呼においては、ここでＴ１０１側が呼出すべき電話Ｔ１１６のアドレスの最初の番号をダイアルする。この結果、ダイアリイブ番号ｎ１″を代表する通常のシュアルトーンかボートＰ１０１に接続された５ＬＩＣ／ＴＲＦ回路５５の入力に送くられる。被呼局アドレスの最初の番号を代表するこのトーンは、データ分配モジュール４５内において、マルチプレクサ−５７を８ＫＨｚの速度の動作タイミングにて起動する変換制御回路６２によって入力変換器６４に送くられ、ここでこのトーンを代表する８ビツトデジタル語に変換される。この８ビツトデジタル語はボートＰ１０１から交換局４０に伝送された情報専用に割り当てられた人力データ記Ｂ　装置７２内の所定の記憶場所に記録され、後に転送システム４２によって使用される。

ボー）ＰＩＯＩに対する送、信タイムスロットにおいて、電話Ｔ１１６に対するアドレスの最初の番号が人力データ記憶装置７２から、ここでも８ビット並列デンタル語として、データバス７４上に読出される。このデジタルデータ信号は、バス７４からトーンレジスタ制御装置８６に送くられるが、トーンレジスタ制御装置８６は被呼電話Ｔ１１６に対するアドレスの最初の番号のデジタル代表を復号して、交換局４０に入力された時と同一のシュアルトーン形式のダイアル情報に再編成する。この形式にて、このダイアル情報は確保されているトーンレジスタ８７に送くられ、ここに記録される。同一の転送システムタイムスロット（ボー）ＰＩＯＩのタイムスロット）において、トーンレジスタ制御装置８６は、システム制御バス８３を通じて、主順序制御装置９５に信号を送くり、これまで保持されていたトーンデータバス７５上への発信音の出力を中止させる。これによって、転送システム４２の後続のサイクルにおいては、この発信音情報は出力データ記ｔａ装置７３内のボー）ＰＩＯＩに割り当てられた記憶場所にはもはや記録されなくなる。この結果、電話Ｔ１０１の呼者には発信音が聞こえなくなり、呼者はダイアリイブの最初の動作が成功したことを知る。

電話Ｔ１０１の呼者は、次に残りの番号１及び６を順番にダイアルして、ボー）Ｐ１１６側の被呼電話Ｔｌ１６のアドレスのダイアリイブを終了する。この情報は前述した方法にて、主経路制御装置４７の制御下で、データ変換装置４６内で翻訳され、転送システム４２に送（られ、こうして被呼電話Ｔ１１６のアドレスを完結するために必要な２個の追加のトーンの代表が先に確保それたトーンレジスタ８７に記録される。

後により詳細に説明するごとく、被呼電話Ｔｌ　１６のアドレスの、確保したトーンレジスタ８７への記録は２進化１０進形式にて実行される。トーンレジスタにおいて、被呼電話を同定するこうして記録された情報は、送信アドレスバス８１上に順次出現するＢＣＤ形式に翻訳された送信アドレスと比較されるか、この確保されたトーンレジスタはトーンレジスタ制御装置８６を通じてハス８１に接続される。

トーンレジスタ８７がこうして記録された被呼者のアドレスと、送信アドレスバス８１」二の絶えず変化するアドレスとの間にマツチを同定すると、このマツチはトーンレジスタ制御装置８６に知らせられるとともにこれに記録されるが、トーンレジスタ制御装置８６は直ちにボートＰ１１６に対するタイムスロットを同定する被呼局送信アドレスを受信アドレスバス８２上に送くり、ボートＰ１０１に関連する経路制御回路７６にこれをボートＰＩＯＩに対する受信アドレスとして記録する。こうして、ボートＰ１１６のアドレスかボートＰ１０１に対する受信アドレスとしてトーンレジスタアドレスに取って換えられる。さらに呼ボートＰ１０１の送信アドレスがトーンレジスタ制御装置８６によって記憶データバス８４に出力され、これもまた経路制御回路７６内にボートＰ１１６に対する受信アドレスとして記録される。こうして呼ボートＰ１０１及び被呼ボートＰＩ　１６に対する両方ツタイムスロットを同定する送信アドレスが、各々他方のボートに対する受信アドレスとして経路制御回路７６内に記録されると、経路制御回路７６は、ボートＰ１０１とＰ１１６の間に転送システム４２の動作し関連しての時間に基づいた連動を保持する。つまりボートＰ１０１の送信タイムスロットとして割り当てられた転送システムのタイムスロットがボートＰ１１６に対する受信タイムスロットとして保持され、一方、ボートｐＨ６に対する転送システムの送信タイムスロットかボートＰ１０１に対する受信タイムスロットとして保持される。

バス方式にて伝送される全ての情報は転送システム４２内の主順序制御装置９５に送くられる。従って、主順序制御装置は呼ボートと被呼ボートの間にマツチかみられることを検出して、リングリレーセット信号をシステム制御ハス８３を通じて経路制御回路７５に送くり、さらにハス５１を通じて通信インタフェースアダプタ装置４８に送くる。これは、ボートＰ１１６に対して話中状態（話中状態に関しては後に詳しく説明）を確立し、ボートＰ１１６に接続された通信インタフェースアダプタ４８内のりングリレーをセットする。このリレーはセットされると、ボー）Ｆｉｌｅの２本の導線を通常の接続からこのボート１１６に対する５ＬＩＣ／ＴＲＦ回路５５に切り替え、電話Ｔ１１６からの入り線をリング信号発生器に接続し、電話Ｔ１１６に従来の２０Ｈｚ、９０ボルト（ピーク間）リング信号を送くる。

さらに電話Ｔ１１６がオフフッタである間、ボートＰ１１６に割り当てられた転送システム４２の現在ボートＰ１０１に対する受信アドレスと指定されている各送信タイムスロットにおいて、主順序制御装置９５はデータバス７４上に呼出音を出力するが、との呼出音は、発信音信号について上記で説明したのと同様な方法にてボー）ＰＩＯＩに送くられ、電話Ｔｌ０Ｉからの呼者に、被呼電話Ｔ１１６か鳴っていることを知らせる。

通常の状況においては、次に取られる行動は、電話Ｔ１１６の送受話器が電話か鳴っていることを聞いた人によって持ち上げられることである。これは、ボートＰ１１６は電話Ｔ１１６への線から切断されているため、ボー）Ｐｉｌｅに接続する５ＬＩＣ／ＴＲＦ回路５５には直接影響を与えなる。しかし、電話Ｔｌ　１６からの線の間のインビーグノスの変化が通信インタフェースアダプタ装置４８によって検出され、これによってアダプタ４８内のりングリレーがトリップされ、電話Ｔｌ　１６からの線が再びボー）Ｐｉｌｅに接続され、電話Ｔ１１６からの線がさらにボートに対するＳ　Ｌ　Ｉ　Ｃ／ＴＲＦ回路５５へと接続される。

ここで回゛路５５はボートＰ１１６に対するオフフッタ状態を検出すると、適当なフックスイッチ導線６１上を通じて変換制御装置６２にオフフック信号を送くるが、このオフフッタ信号は、ボートＰＩＯ１からの最初のオフフック信号についての上述の説明と同様に、経路制御回路７６及びシステム制御バス８３を通じて主順序制御装置９５に送くられる。こうして呼接続か完了する。

ＰＡＢＸ４０を通じての音声伝送呼出し過程における交換局４ｏを通じての音声データの伝送は関与する２個のボート、この例においてはボートＰ１０１及びボートＰ１１６に対するタイムスロット連動に基づく。電話Ｔｌ０Ｉからの音声信号は電話が接続されているこのボートＰＩＯＩを通っ、て関連する５ＬＩＣ／ＴＲＦ回路５５に送くられる。これら音声信号は同一のデータ分配モジュール４５によって処理される他ボートからの信号とマルチプレクサ−５７内で時分割多重化され、変換器６４によって並列Ｍ−ビットデジタルデータ形式に変換される。ボー）ＰＩＯＩからの音声を代表するパルス符号変調デジタル信号から構成される各Ｍ−ビットデジタルデータ信号は、入力データ記憶装置７２内のこのボートに専用の記憶場所に記録される。

転送システム４２において、このデータが入力データ記憶装置７２より並列Ｍ− ビットデジタル語として読出され、出力データ記憶装置７３内のボー）Ｐｉｌｅに割り当てられた記憶場所に転送される。このデータ転送はボート１０１に永久に割り当てられた送信タイムスロットにおいて起こるか、このタイムスロットはこの呼の間、ボートＰ　１１６’　１対する受信タイムスロットとして確立される。このデジタル音声情報は、データ分配モジュール４５に対するサイクル速度よりもかなり遅い速度にて、デジタルパルスのＭ−ビット群として出力変換器６６に続出され、アナログ音声出力に再変換され、ボルトＰｉｌｌに対するデマルチプレクサ−５９及び５ＬＩＣ／ＴＲＦ回路を通じてボートｐｉＩ６及び電話Ｔ１１ｆ３に送くられる。

交換局４０を通じての、電話Ｔ１１Ｇから電話１０１への音声信号の伝送は、関与するタイミングを除いては同様に進行する。簡単に説明すると、電話Ｔ１１６からの音声信号はボートＰ１１６に接続されたＳ　Ｌ　Ｉ　Ｃ／、ＴＲＦ回路５５に送くられ、それからマルチプレクサ−５７そしてＡ／Ｄ変換器６４へと送くられるが、変換器６４はこの結果得られるデジタル信号を入力データ記憶装置７２内のボートＰ１１６に専用の記憶装置である記憶場所に記録する。ボートＰ１】６に対する送信タイムスロットにおいて、転送システム４２は記録装置７２からの音声データの代表であるＭ−ビット並列デジタルデータ信号を記録装置７３にシフトして、とのＭ−ビットデジタル語を記憶装置７３内のボート１０１に専用の場所に記録する。ここから、データ分配モジュール４５に対する動作サイクルによって決定されるタイミングにて、出力変換器６６内でこのデジタル音声信号をアナログ形式に変換して、デマルチプレクサ−５９及び適当な５ＬＩＣ／ＴＲＦ回路５５を通じてボートＰ１０１に送くる。

上記の説明より、ボー）ＰＩＯＩからＰｉｌｅへの転送システム４２を通じてのデータの転送は全て、ボートＰＬＯ，Ｉに対して永久に送信タイムスロットとして割り当てられた転送システムのタイムスロットの間において起ることかわかる。反対に、転送システム４２を通じてのボートＰ１１６からＰｌｏｌへのデータの転送は全て、ボルト１１６に対して永久に割り当てられた送信タイムスロットにおいて起こる。つまり、転送システム４２に対するスキャノ速度を、２５６のタイムスロットを持つシステムに適当な、２　、０４８　ｍ　Ｈ”ｚスキャンサイクル速度にした場合、ＰＡＢＸ４０のシステム４２内のデータ転送に対する実効時間は４００ナノ秒のオーダーとなる。他方、データ分配モジュール４５内においては、この転送及び変換動作はこれよりかなり遅い速度で進行する。このデータ分配モジュールにおいて採用すれる実効８ＫｈＺのスキャン速度においては、データを入カデーク記憶装置７２に記録しそして出力記憶装置７３からデータを読出すのに費せる時間を規定する、変換動作に費やせる時間は、約１２５マイクロ秒である。この交換局が多数のボートを効果的及び効率的に処理でき、しかも必要な要素の数、交換局内の内部経路の数、並びに交換局全体の費用及び規模を最小限に押さえることが可能であるのは、交換局の主要な２つの部分である入／出力システム４１及び転送システム４２に対する動作サイクル時間にこのように大きな差かあるためである。

さらに、前述してごとく、交換局４０はスキャン周波数の増加、ボートアドレスのために必要なデジットの数を処理できるようバスのサイズを変更、そして追加の通信量を処理できるだけの追加のアドレス復号器モジュールを加ねえるのみで、転送システム４２は大きく変更することなく、さらに多数のボートを処理できるよう簡単に拡張できる。この方法により、交換局４０は５００．１．０００、あるいはそれ以上のボートを処理できるよう容易に拡張できる。多数の追加のボートを処理するため交換局４０のサイズを増加するためには、入／出力システム４１のデータ分配モジュール４５に対する実効８Ｋｈｚのスキャン速度を変更する必要はない。別に表現するならば、入／出力システム４１は同期゛転送システム４２のスキャン速度に対して基本的に非同期であるため、交換局４０によって処理されるボートの数の増減は、入／出力システム４１に使用される回路あるいは動３１　特表唱９−５０１７３０　（１４）作用波数を変更することなく達成できる。

終話電話Ｔｌ０ＩとＴｌ　１６の間の電話の通話か終了すると、どちらかの相手か受話器を置（。電話Ｔ１０１か最初にオフフック状態〜に戻とるものと仮定すると、この結果、ボー）ＰＩＯＩの導線の間の実効イノビーダノスか約６００オームから無限の実効インピーダンスに変化する。この変化は、ボートＰ１０１に接続された５ＬＩＣ／ＴＲＦ回路５５によって検出され、この回路５５から変換制御回路６２までのフックスイッチ導線６上０）Ｒ圧しベルが、最初のオフフック状態のレベルに変化させる。ボートＰ１０１に対するオフフック状態は経路制御回路７６に送信され、システム制御バス８３の１部にオンフック信号として出現し、転送システム４２の次の後続サイクルの送信タイムスロットの間においてボートＰ１０１がオフフック状態に変化したことを同定する。

転送システム４２のこの同一タイムスロットにおいて、主クロツク制御装置９５は、記憶データバス８４に１つの出力を送くり、これは被呼電話、この場合はボートＰ１１６に接続された電話Ｔ１１６に対するアドレスがあらかじめ記録されている経路制御回路７６内の受信アドレス記憶装置に完全に零から構成されるＭ −ビットデータ語を記録する。これは２つのボー）ＰｌｏｔとＰ１１６の間にいままで保持されていた連動を破ぶり、この結果、経路制御回路７６内のこれまでボー）Ｐｌｏｔに対する受信タイムスロットとして記録されていたボー）Ｐ１１６に対する送信タイムスロットがもはや有効でなくなる。電話Ｔ１１６の受話器が最初に置かれた時も同一の動作が取られるが、この場合は、全て零の記録によって交換されるのはボートＦｉｌｅに対する受信タイムスロットとして記録されているボートＰ１０１に対して記録された送信アドレスである。読出し時には、とのか全零”記録は、全″１”に変換される。

異なるデータ分配モジュール間での通話前述のボー）ＰＬＯＩとＰ１１６の間の電話呼の開始、完了及び終話についての説明は、ボートの両方が１つのデータ分配モジュール４５に接続されているか、あるいは異なるデータ分配モシュ〜ルによって処理されるかに関係なく、個々の電話に接続されたＰＡＢＸ４０のボートのどの対にもあてはまることである。例えば、電話ＴｌＯ２の相手か、電話Ｔ３４０への呼を開始したとする。この呼に対し、前述したごとく、電話ＴｌＯ２かオフフック状態となると、ボー）Ｐ２Ｏ３は無限の実効インピーダンスから約６００オームに変化し、ボートＰ１０２に対するオフフック状態かボートＰ１０２に対するデータ分配モジュール４５内の変換制御回路６２及び経路制御回路７６に送信される。前述したごとく、ボートＰ１０２に対するオフフッタ状態はこの経路制御回路７６内に記録され、ボー）Ｐ２Ｏ３に対する転送システム４２の受信タイムスロットにおいて、ボー）Ｐ２Ｏ３の送信アドレス及びそのオフフック状態が主順序制御装置９５によって同定され、１つのトーンレジスタをアドレス復号器モジュール９２に向けるよう要求する。トーンレジスタが空いているときは、制御装置９２は、発信信号のための主順序制御装置から音声データバス７５上をボートＰ１０２に戻どる伝送経路を完結する。ここでも同様に、転送システム４２内のデジタル形式での発信音の伝送は、この呼に関して使用されるよう確保されているトーンレジスタ８７に割り当てられた、転送タイムスロットにおいて発生し、このトーンレジスタに対するこのタイムスロットアドレスはボートＰ１０２を処理しているデータ分配モジュール４５の経路制御回路７Ｇ内に一時的に記録される。

被呼局、この場合は電話Ｔ３４０アドレスの呼も前述の方法て進行し、同一の動作結果となる。この発信音は被呼ボートアドレス（Ｐ３４０）の最初の番号か発信された後中断される。この被呼ボートアドレスの３つの番号に対する発信音、３４０、か確保されたトーンレジスタ８７に記録されるか、この記憶装置は２進化１０進形式でもよい。前述したのと同様、このトーンレジスタ内において、転送システム４２の後続のサイクルにおいて、被呼電話を同定するこの記録された情報かボートＰ３４０に対する送信アドレス、及びタイムスロットとマツチするものか同定されるまで送信アドレスバス８１上に出現する各アドレスとたえず比較される。

ボートＰ３４０に対する転送システムタイムスロットにおいては、マツチするものが発見されると、トーンレジスタ制御装置８６か記憶データバスの補助受信アドレスバス８４に被呼局アドレスを出力し、これをこのボートに対する受信アドレスとしてボートＰ１０２と関連する経路制御回路７６内に記録する。さらに発呼ボー）Ｐ２Ｏ３のアドレスかトーンレジスタ制御装置８６によって記憶装置より記憶データバス８４上に出力され、これがこのボートに対する受信アドレスとしてボートＰ３４０を処理するデータ分配モジュール４５内の主経路制御装置４７の経路制御回路に記録される。こうして、ボートＰ１０２に対する送信アドレスがボー）Ｐ３４０に対する受信アドレスとして記録され、そしてボートＰ３４０に対する送信アドレスかボー）Ｐ２Ｏ３に対する受信アドレスとして記録されることにより、前述のボートＰ１０１とＰ１１６の間の呼の場合と同様に、この呼に対してボートＰ１０２とＰ３４０に対する同一の連動か確立される。

呼が確立したが、まだＴ３４０が受話器を外してない状態において、主順序制御装置９５はこの条件下ではボートＰ１０２に対して受信タイムスロットであるボートＰ３４０に対する各送信タイムスロットにおいてデータバス７４に呼出音を出力する。電話Ｔ３４０の受話器が３５　特表唱９−５０１７３０　（１５）外されると、前述したごとくアダプタ４８からこの電話にリング信号が送ら、れているため、電話はそのデータ分配モジュール４５内の通信インタフェースアダプタ装置４８に接続される。電話Ｔ　３’４０のオフフッタ状態への変化が、その通信インタフェースアダプタ装置内で検出され、電話Ｔ３４０に対するリングリレーかトリップされ、電話がそのボー）Ｐ３４０に再接続される。ここでボー）Ｐ３４０を処理するデータ変換装置４６がこのボートに対してオフフッタ状態を検出するが、この状態はこのボートに対する主経路制御装置４７に記録され、ボー）Ｐ３４０に対する適当なタイムスロットにおいて、システム制御バス上を転送システム４２に送信される。

こうして第１の例と同様に呼接続が完了する。

ボー）Ｐ２Ｏ３からボー）　’Ｐ　３４０への呼に対するＰＡＢＸ４０を通じての音声の伝送は、ここでは１つではなく２つのデータ分配モジュール４５が関与することを除いては前述のボートＰ１０１とボートＰ１１６の間の呼に対するのと全く同一に進行する。つまり、ボートＰ１０２からの音声信号はボー）Ｐ２Ｏ３が接続されているデータ分配モジュール４５のデータ変換装置４６内で時分割多重化されパルス符号変調並列Ｍ−ビットデジタル形式に変換される。ボー）Ｐ２Ｏ３への音声人力の代表である各Ｍ−ビットデジタルデータ信号はボー）ＰＩ０２を処理する主経路制御装置４７の入力データ記憶装置に記録される。転送システム４２は現在ボートＰ３４０に対して受信タイムスロットであるボートＰ　１．０２　！こ対して送信タイムスロットとして指定されるタイムスロットにおいて、このデータを並列Ｍ−ビットデジタル語として読出し、ボー）Ｐ３４０を処理する主経路制御装置４７内の出力データ記憶装置に転送する。このデジタル音声情報は前述したのと同様の方法にて、このボートを処理するデータ変換装置４６によって記憶装置より読出されて、再度アナログ形式に変換され、ボー）Ｐ３４０に送くられる。逆方向においては、ボートＰ３４０からボー）Ｐ２Ｏ３に音声情報が伝送されるが、システム４２内の転送は、現在ボートＰ１０２に対して受信タイムスロットとして確立されている、ボートＰ３４０に対して永久に指定された送信タイムスロット９こおｔＩ）で起こる。前述ごとく、転送システム４２を通じてのボートＰ１０２とボー）Ｐ３４０の間の全てのデータ伝送るよ、この２つのボートに永久に指定されたこの送（ｉタイムスロットにおいて起こるが、これらの各タイムスロツトム１４００ナノ秒のオーダーである。これもまた前述したのと同様に、これら２つのボートを処理するデータ分配モジュール４５内で遂行される転送及び変換動イ乍（よ、これらデータ分配モジュールに対する実効８．Ｋ　ｈ　ｚマルチプレタススキャン速度にて決定されるかなり低速度にて進行する。

交換局４０における話中状態前述したごとく、交換局４０などのような特定の７＜ルス符号変調デジタルＰＡＢＸに組み込まれるアドレス復号器モジュール９２の数は、予測される通信量によって決定される。転送システム４２に２５６のタイムスロツトを持ち、前述したごと＜２．０４８ＭＨｚの転送スキャン速度にて動作し、そして各６個のトーンレジスタ８７を組み込むアドレス復号器モジュールを使用する転送システム４２においては、通常、２個のアドレス復号器モジュールで十分である。つまり、これによって提供される１２個のトーンレジスタ８７でほとんどの通信量を処理することが可能である。各トーンレジスタ８７にはそれに同好の１つのタイムスロットが必要であるため、この結果、有効なボートタイムスロットの数は２４４に減少する。これらタイムスロットの４つをオペレータコンソールに使用して、呼のホールドその他の機能に使用すると、全部で２４０の外部ボートが処理できることとなる。これより高い通信量が予測されるときは、追加のアドレス復号器モジュール９２をシステムに追加できるが、この場合、こうして追加されるトーンレジスタに送信タイムスロットが供給できるように外部通信ボートの数を減らすことが必要である。

しかし、いずれにしても、十分なトーンレジスタ能力が提供されているＰＡＢＸにおいてはほとんど発生しないことではあるか、ある瞬間においてトーンレジスタ８７の全てか使用中となる可能性はある。このまれな状態が発生ずると、交換局４０を通じて呼を企てている電話に対する送信タイムスロットにおいて、トーンレジスタ制御装置８６から主順序制御装置９５へのシステム制御バス８３上に信号が存在しない状態がおこるが、これはトーンレジスタの全てが確保されており使用できるものがないことを示めす。この状態が発生すると、この主順序制御装置は、そのボートを処理するデータ分配モジュール４５内の被呼ボートに指定されている出力データ記憶装置７３の部分に向けてトーンデータバス７５上に話中トーン出力を送くる。この動作は直ちに起る必要はなく、主順序制御装置９５からの話中トーン出力は、好のましくは、転送システム４２の数回のサイクルの後に起動させることにより、この間に使用可能となったトーンレジスタ８７が検出できるような十分な期間を与える。

しかし、この期間の間にトーンレジスタの確保かできなかったときは、話中トーンは呼ボートに送り戻どされ、呼者にこの特定の時間においてＰＡＢＸ４０を通じての呼ができないことを知らせる。

被呼ボートが既に使用中であるときにも別の話中状態が発生ずる。この状態においては、トーンレジスタによってトーンレジスタ８７の１つに記録された被呼ボートに対する発信アドレスとの間にマツチがあることが同定されると、これは被呼電話に永久に割り当てられた送信タイムスロットの際に送こるため、このマツチの検出と３９　特表昭５９−５０１７３０　（１の同時に被呼ボートがすでにオフフック状態である事実をシステム制御バス８３上に送信する。被呼ボートの発信アドレスとの間のマツチの同定の発生及びこのボートに対するオフフック状態は、これに接朝されているシステム制御バス８３を通じて主順序制御装置９５内で同定され、この結果、主順序制御装置はトーンデータバス７５上に話中トーンを出力し、これを呼ボートに送くり、呼者に呼かできないことを知らせる。これと同様の状態が、そのボートはまだオフフッタ状態になっていないが被呼ボートに対するリノグリレーが既に起動されているときにも発生するが、この場合被呼ボートに先に呼をした方が優先される。

第２図は各データ分配モジュール４５（第１図）に組み込まれるデータ変換装置４６の１つとして採用される典型的な構造及び構成の詳細な図解を提供する。第２図に示めすごとく、第１図の各５ＬＩＣ／ＴＲ’Ｆ回路５５は、実際には２個の分離したチップであり、この１つは加入者線イノタフエース回路５５Ａ、もう１つは送／受ろ湯回路５５Ｂであることがわかる。各Ｓ　Ｌ　Ｉ　Ｃ５５Ａはインクナショナル−テレボン・アント・テレグラフ（１ｎｔｅｒｎａｔｉｏｎａｌ　Ｔｅ１ｅｐｈｏｎｅ　＆　Ｔｅｌｅｇｒａｐｈ　）によって製造されるタイプ２００１／３０８１集積回路を使用することもできるが、これは何代の形式のシステムを２線式対４腺式ハイブリッド変換器、結合変圧器その他の回路に効果的に交換することができるモノリシック装置である。

一方、各ＴＲＦ５５Ｂは、接続されているボートに対して両方向に送信する組合わせろ過器である。第２図において、左から右の送信方向においては、ＴＲＦ５５Ｂは、約２００１−１　ｚから３５００Ｈｚの帯域通過特性を示めず。第２図において、右から左の受信方向においては、ＴＲＦ５５Ｂは、約３５００Ｈｚの所にカットオフを持ち、また紙端にロールオフを有す約７０から９０Ｈ７の間の低域通過特性を持つ。Ｔ　ＲＦ　５５　、Ｂの受信部分はＸ　／　ｓｉｎ　Ｘろ過器であり、帯域外れ信号に起因する問題や他の帯域外れ信号と競い通信ボートに送くられるろ過器の出力の破裂の原因となるヘテログイ／生成物のような可聴ノイズか生成される問題などを解除するために使用する。このＴＲＦ５５Ｂは、イ／テ／Ｉ／　（Ｉｎｔｅｌ　）からタイプ２９１２チツプとして、またはナショナル・セミコンブフタ（Ｎａｔｉｏｎａｌ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）からＴＰ３０８０回路として市販されているものである。

第２図に示すマルチプレクサ−５７は、８経路マルチプレクザーである。基本的には、マルチプレクサ−５７はＴＲＦ５５Ｂの８個の回路からの各出力線を無限期間監視する能力のある時分割スイッチである。電話サービスに使用されるＰＡＢＸ４０の音声能力の上限を４０００Ｈｚとすると、マルチプレクサ−５７に対する”ハミング”周波数は最低８Ｋｈなくてはならない。したがって、各マルチプレクサ−５７はこの各人力５６を１２５マイクロ秒の最大タイムフレーム内でスキャンしなければならない。

第２図に示めす回路構成において、各マルチプレクサ−５７を関連するアナログ／デジタル変換器６４に接続する線６３の間に標本保持回路６４Ａが置かれている。

標本保持回路６４Ａはマルチプレクサ−５７からの出力に対して各ボートに割り当てられた１５．６マイクロ秒スキャン時間の約２マイクロ秒の間ゲートがオフされる。標本保持回路６４Ａは関連するＡ／Ｄ変換器６４に固定レベルに保持された入りアナログ信号の短い標本を提供するが、この変換器はこの特定レベルを８ビットパルス符号変調デジタルデータ語に変換する。したかって、変換器６４からのハス５３上の出力はＭ−ビット並列デジタルデータ語であり、ここてＭ＝８である。ハス５３は、事実上、２つの８導線ハスである。

各Ａ／Ｄ変換器６４（第２図）は好のましくは１つのＤＡＣ８８Ａ／Ｄ変換器、１つの連続近似゛レジスタ、並びにこの変換器の動作の安定を確保するために使用されるいくつかの精密トリマーコンデンサー及び抵抗体を含むハイブリッド回路である。一方、Ｄ−Ａ変換器６６は従来の市販装置であり、ＤＡＣ８８チップを採用することもできる。増幅器６５Ａが変換器６６からデマルチプレクサ−５９への出力接続に間に置かれる。ここでも、ハイブリッド構造を採用し、高入力インピーダンスの２つの動作増幅器と精密トリマーコンデンサー及び抵抗体を組合わせることにより、デマルチプレクサ−５９に供給する信号の十分な安定を確保することができる。デマルチプレクサ−５９からの各出力線５８には適当な標本保持回路５８Ａか備えられている。

第２図の上側部は、多少簡略化された変換制御回路６２に対する適当な構成を示めす。第２図に示めすごと（、変換制御回路６２はカウンタ回路３６１より構成されるか、これは実際には主クロック９３（第５図）からの１．０２４ＭＨｚクロック入力（Φ２　ＣＬＫ）を持つ２つの分離したカウンタより成る。カウンタ回路３６１は片方かフリップフロップ回路３６３に接続されたセレクタ回路３６１に相互接続されている。この回路の組合わせは、後述するごとく、マルチプレクサ−５７、デマルチプレクサ−５９、標本保持回路６４Ａ並びに変換制御装置６２内のいくつかの追加回路を制御するための一次タイミング信号を生成する。

したがって、カウンタ回路３６１は３つのアドレス信号ＡＯ１Ａ１及びＡ２を生成する。これら信号は回路５７及び５０内で実行されるマルチプレクサ及びデマルチブレタス動作に関して、データ変換装置４６によって処理される８つのボートに対するアドレスを定義する。セレクタ装置３６２は出力信号Ｓを生成するが、これはカウンタ３６１に送くられこの動作サイクルを定義−する一方、”　ｉ換開始”サイクル制御信号として２個のアナログ／デジタル変換器６４にも送くられる。セレクタ装置３６２はフリップフロップ回路３６３と一体となり標本保持回路６４Ａの制御に必要な短期間標本保持信号Ｓ／Ｈを生成する。

第２図に示めすごとく、変換制御回路６２は２個のフックスイッチ線セレクタ回路３６４Ａ及び３６４Ｂを含む。これら各セレクタ回路は８つの人力を持つが、それぞれこのデータ変換装置４６によって処理されるボートの１つに対する５ＬＩＣ５５Ａのフックスイッチ出力の１つに接続される。セレクタ装置３６４Ａへの入力回路の間に１６ピンデイブソケツト装置３６５Ａが配置されており、また他のフックスイッチ線セレクタ装置３６４Ｂへの入力回路の間にも類似のディプソケット装置３６５Ｂが配置されている。この２個のディプソケット装置３６５Ａ及び３６５Ｂは、処理のため回転ダイアル信号をこの時点において取り、これらが交換局の信号バスをトリップしないようにすることによってＰＡＢＸに追加の柔軟性を提供するために使用される。箭述のＰＡＢＸ４０の動作の説明において仮定されたごとく、押しボタントーンシステムの場合は、このディプソケット３６５Ａ及び３６５Ｂは飛越される。

各フックスイッチ線セレクタ装置３６４Ａ及び３６４Ｂは、カウンタ回路３６１ＡからのＡＯ−Ａ２の人力を受信して、８個の異なるボートの同定を行なう。フックスイッチセレクタ装置３６４Ａは出力ＥＮＩを持つが、これはこのセレクタ装置へのアドレス入力がオフフッタ状態の特定のボートの同定とマツチしたときこの電圧レベルを変化させることにより、この情報をセレクタ装置を通じて入力６１に送くる。フックスイッチセレクタ装置３６４Ｂにも同一の構成が使用されているが、この出力はＥＮ２にて示めされる。セレクタ３６４ＡからのＥＮ１出力は、データ変換装置４６によって処理される最初の８ボートに関連するマルチプレクサ−５７及びデマルチプレクサ−５９に接続され、他方、イネーブル信号ＥＮ２は他のマルチプレクサ−及び関連するデマルチプレクサ−に送くられる。

この３つのボートアドレス信号ＡＯ−Ａ２並びに２つのオフフックイネーブル信号ＥＮｌ及びＥＮ２　ｋは全て６ビツトラッチ回路３１３Ｇ　（５ビツトのみ使用）への人力として使用される。この回路３６６へのラッチ制御信号人力はセレクタ３６２より送くられる。回路３６６の５つの出力は入力としてランチ信号生成回路３６７に接続されるか、これは実際には２つの８ビツトセレクタとして構成されている。セレクタ３６７はさらに８個の中から１つを選択するセレクタ３６２からの１つの起動人力を持つ。ランチ信号生成回路３６７からの出力は１６個仔るか、これはハス５２（第１図参照）の一部を成すハス５２Ｂを形成する。

実際には５２Ｂを形成する各出力線内にはインバータか存在するが、これはスペースの都合上、第２図においては省略されている。

第２図の回路３６７の真下には、類似のセレクタ回路３６８が存在するが、これも２つの８個の中から１つを路３６８の入力にはカウンタ回路３６１からのアドレス信号出力ＡＯ−Ａ２並びに２つのイネーブル信号ＥＮＩ及びＥＮ２が送くられる。シュアル読出しセレクタ３６８からの出力はバス５２Ｃを形成する１６の導線から成る。この場合は、バス５２Ｃの各導線内にはインバータは存在せず、バス５２Ｂとバス５２Ｃの出力極性が反転されるようになっている。ハス５２Ｂ及びバス５２Ｃ上の信号は、第３図と関連して詳述するごとく、変換器６４からのデータの読出し及び変換器６６へのデータの書込みを制御するのに使用される。

第２図に示めすごとく、データ変換装置４６内には、２個の標本保持回路６４Ａの中間に変換完了論理回路３６９か存在する。この変換完了論理回路は各Ａ／Ｄ変換器６４への出力及び制御カウンタ回路３６１に接続された追加の変換完了出力ＣＣを持つ。変換先゛了論理回路３６９への入力には、両方の変換器にも接続されている１、０２４Ｍ’Ｈｚクロック、ΦＣＬ　Ｋ入力、及び２個の各変換器６４からの入力接続か含まれる。

第２図の変換制御回路６２の動作ノーケ／スは以下の通りである。つまり変換完了信号ＣＣが生成されると、３個の信号ＡＯ−Ａ２並びにイネーブル信号ＥＮＩ、ＥＮ２の１つによって定義されるボートアドレスが回路３６６内に導入され、ラッチ信号生成装置３６７によって使用される。このラッチ信号生成装置３６７からの出力は、変換器６４から第３図の入力記憶装置７２内へのデータの読出しを制御する。逆方向においては、セレクタ３６８からの出力は、第３図の出力記憶装置７３から、バス５４上をＡ／Ｄ変換器６６にデータを読出すのを制御する。

第２図はさらにバス５２Ａを示めすか、これはデータ変換装置４６の５ＬＩＣ５５Ａからのフックスイッチ線６１の全てを統合する。バス５２Ａは第３図に示めす経路制御回路装置７６の部分に直接接続される。

主経路制御装置４７、第３及び４図第３図及び４図に各データ分配モジュール４５（第１図）に組み込まれる主経路制御装置４７の典型的な回路を示めず。第３図に示めすごとく、入力データ記憶装置７２は１６個の８ビツトデークラツチより構成されるが、これらの各８ビツトデークラツチはバス５３からの入力を持ち、またさそれぞれハス５２からの個々のラッチ信号入力を持つ。出力データ記憶装置７３も対応する構造を持つ。記憶装置７３の１６個の８ビツトデータラツチの出力はバス５４に接続されており、記憶装置７３内の記憶装置からの信号の読出しは、バス５２Ｃの導線の１つによって各８ビツトラツチに送くられる信号によって制御される。

入力データ記憶装置７２はバス駆動回路３７１を通じてデータバス７４に接続される。データバス７４はハスセレクタ回路３７２を通じて出力データ記憶装置７３の８個の人力に接続される。セレクタ回路３７２にはトーノデータハス７５からの別の８ビツト入力が提供される。ハス駆動回路３７１はイネーブル人力Ｔ１バスセレクタ回路３７２はゲート人力Ｖを持つか、これら入力は以下のように送くられる。

第３図に示めず経路制御回路７６の部分はさらに受信アドレス記憶装置３７４を含むが、この受信アドレス記憶装置は２個の１６Ｘ４シｑツトキー（５ｃｈｏｔｔｋｅ）データラッチとして構成され、従って、この経路制御回路７６によって処理される１６個の各ボートに対する１つの８ビツトデジタルアドレスを記録できる能力を持つ。受信アドレス記憶装置３７４は記憶データバス８４からの８個のデータ入力及び送信アドレスバス８１からの８個のアドレス同定人力を持つ。

受信アドレス記憶装置３７４からは８個の出力かあるか、これらは個々に受信アドレスバス８２内の８本の８１９に接続されており、さらに入力としてセレクタ回路３７５にも接続される。セレクタ回路３７５はさらに送信アドレスバス８１からの追加の８個の人力並びに、下記に説明する方法によって送くられてくるイネーブルあるいは選択人力Ｖを持つ。

第３図の右上部には送信選択比較器３７６及び受信選択比較器３７７が示めされているか、両方とも１セ・ソトの４モジユール同定スイツチ３７８に接続される。スイッチ３７８はそれぞれ個々のデータ分配モジュール（第１図参照）が同定できるように異なってセ、ットされる。

送信選択比較器３７６は送信アドレスバス８１の上位あるいは最上位線からの４個の入力を持つ。送信選択比較器３７６の出力はＮＡＮＤゲート３７９に接続されているが、このゲートは第５図から送られるＱ　ＣＬＫとして示めされる第２の入力を持つ。ゲート３７９の出力信号は信号Ｔであるか、ここではしばしば送信イネーブルあるいは送信選択信号と呼ばれ、これは送信アドレスバス８１の４つの最上位線上の信号とモジ、−ｊし同定スイッチ３７８の間のセツティングかマツチしたことを示めす。前述したごとく、送信イネーブル信号Ｔは／＜ス駆動回路３７１及び受信アドレス記ｔａ装置３７４に送くられるが、これはさらに第３及び４図の他の回路によっても使用される。

受信選択比較器３７７はセレクタ３７５からの４個の入力を持つが、これら４個の入力は受信アドレスの４つのη最上位”デジットの代表でありセレクタ３７５より送くられるが、これは通常受信アトレ、ス記憶装置３７４あるいは受信アドレスバス８２より送くられ、送信アドレスバス８１から送くられることはありえない。比較器３７７からはイン１ュータ３７９を通じて受信選択ある０は受信イネーブル信号Ｑか送くられる。信号９はモジュール同定スイッチ３７８のセツティングとセレクタ３７５から送くられる受信アドレスの４つの最上位デジットとのマツチを表わす。

第３図の左上部には送信オフフック復号器３８１及び受信オフフック復号器３′ ８２が示めされている。各回路３８１及び３８２は１６個から１つを選択するセレクタである。この回路はそれぞれハス５２Ａからの１６個の入力を持つが、このバスは前述したごとく経路制御回路７６か組み込まれているデータ分配モジュールによって処理される個々のボートのフックスイッチ状態を表わすフックスイッチ信号を提供する。送信オフフック復号器３８１は４個の追加の入力を持つか、これは送信アドレスのη最下位〃デジットを運ぶ送信アドレスバス８１の４本の８１９から構成される。他方、受信オフフッ゛り復号器３８２は、セレクタ３７５からの４個の人力を持つが、これら人力は受信アドレスの４つの最下位デジットから構成される。復号器３８１の出力Ｓは送信アドレスバス８１上の信号によって同定されるボートか受話器か外された状態であるかあるいは受話器を置いた状態であるかを示めず指標を提供する。復号器３８２からの出力は受信アドレスによって同定されるボートのフックスイッチ状態に関しての類似の情報を提供する。

復号器３８１からの送信フックスイッチ信号Ｓは送信タイムスロット復号器３８４へのイネーブル入力として使用される。復号器３８４はさらに別の制御人力、っまり送信イネーブル信号Ｔを持つ。復号器３８４へはさらに４個の追加の入力かあるが、これらは送信アドレスバス８１の４つの最下位デシノ）から構成される。復号器３８４は１６個の出力を持つか、これらはハス３８５によって読出し信号入力として人力データ記憶装置７２を構成するデータラッチに接続される。

送信タイムスロット復号器３８４からの出力は１６個の中から１つを選択】するセレクタ回路３８６にも接続されているか、このセレクタ回路は送信アドレスバス８１の４つの最下位ビットからの４個の追加の入力を持つ。セレクタ３８６の出力はインバータ３８７を通ってＯＲゲート３８８に送（られるか、これはトーンゲート信号Ｖを生成しセレクタ３７２を起動するのに使用される。ＯＲゲートは第５図から送くられるトーンゲ−ト信号のためのもう１個の人力を持つ。ＯＲゲート３８８の出力はイノハータ３８１）にも送（られるか、これはゲート信号Ｖを生成して受信アトンスセレクタ３７９に送くられる。この信号ＶはＯＲゲート３９１にも送くられるか、これは受信フックスイッチ信号から構成される出力を生成しこの出力は第４図の経路制御回路７６の部分にて使用される。

第３図の左上部には受信タイムスロツ）ｆｆ１号器３９３があるか、これはセレクタ３７５からの出力としての各受信アドレスの最下位ビットから構成される４つのデータ入力を持つ。復号器３９３には２個の制御入力があるが、１つは受信イネーブル信号Ｑであり、他はこの経路制御回路によって処理されるボートに対するフックスイッチ状態の指標であるセレクタ３８２からの出力信号である。復号器３９３は復号器３８４と同様１６個の出力を侍ツか、これらはバス３９４によって出力データ記憶装置７３を構成するデークラッチに接続される。ハス３９４上の信号は記憶ｇ　Ｍ　７３のデータランチに対するランチあるいは記録起動信号である。

転送システム／！２（第１図）の各タイムスロットにおいて、送信アドレスバス８１上にＭ−ビット並列デジタルデータ語として、新たな送信アドレスか出現する。この好のましいシステムにおいては、これは８ビツトアドレスであり、４つの最上位ビットは個々のデータ分配モジュール４５を同定し、４つの最下位ビットはこのモジュールに接続された１６の個々のボートを同定する。従って、ハス８１上に出現する各折たな送信アドレスに対して、比較器３７６はそのアドレスの４つの最上位ビットをモジュール同定スイッチ３７８のセツティングと比較することによって、このアドレスかこの特定の経路制御回路７６が組み込まれているモジュールに接続されたボートを同定するか判定する。この信号は、ゲート３７９へのＱ　ＣＬＫ人力と同時に送信イネーブル信号となり、復号器３８４、バス駆動装置３７１、受信アドレス記憶装置３７４、及び第４図に送くられる。受信選択比較器３７７によっても同一の基本機能が遂行されるが、比較は受信アドレスの最上位ビットとモジュール同定スイッチ３７８のセツティングの間でおこなわれ、この出力は信号Ｑと呼ばれる受信イネーブル信号であり、これか復号器９３及び第４図の回路に送くられる点が異なる。前述したごと（、オフフック復号器３８１によって生成される信号Ｓはバス８１からの４つの最下位デジットを使用して各折たな送信アドレスバス８１によって同定される個々のボートに対するフックスイッチ状態を示めず。一方、復号器３８２は復号器３８１と同一の機能を遂行して、セレクタ３７５より受信アドレスとして送（られる４つの最下位ビットに基ずいて受信フッタスイッチ信号Ｒを生成する。

セレクタ３７５は最初受信アドレス記憶装置３７４あるいは受信アドレスバス８２から送くられた出力を生成する。つまり、セレクタ３７５は現在バス８１上に出現している特定の送信アドレスに専用のこの記憶装置内の記ｔ、α場所に、この受信アドレスか記録されているときは記↑α装置３７４から送くられた受信アドレスを出力する。この状態は、両方とも同一の経路制御回路７６によって処理される２個のボート間での呼の確立か企てられるたびに起こる。一方、呼か他の経路制御回路に接続されたボートに関するものである時、は、セレクタ３７５の受信アドレス出力はハス８２からのものである。セレクタ３７５の出力源としての第３の可能性は、送信アドレスバス８１からのアドレスである。セレクタ３７５からのこの出力は呼出しがまだ確立されてないが、この経路制御回路７６に接続されたボートの１つ上の呼者に発信音あるいは話中トーンが送くら−れるところである時にのみ発生する。

復号器３８４からの出力信号は人力記憶装置７２に対する続出し信号より・構成される。この信号の生成には、復号器３８４は経路制御回路７６に接続されたボートの１つに関する送信アドレスを同定する入力としての送信イネーブル信号Ｔ１復号器３８１からのオフフッタ信号Ｓ１並びに送信アドレスバス８１から送くられる個々のボート同定信号を有さなければならない。復号器３９３も受信アドレスに対して同一の機能を遂行するが、出力データ記憶装置７３に送くられるラッチ信号を生成するには、受信アドレス情報に加わえて受信イネーブル入力及び復号器３８２からのオフフック信号を有さなくてはならない。出力データ記憶装置７３に入れられるデータはバスセレクタ回路３７２によって制御され゛るが、この出力データ記憶装置は、バス駆動装置７１の駆動によりデータバス７４から情報とることができるが、この情報はトーンゲート信号Ｖによって、このデータ分配モジュールからの時もあり、他のデータ分配モジュールからの時も、あるいはトーンデータバス７５から受ける時もありうる。

第４図はいくらか簡略した形式にて、経路制御回路７６のバランスのための典型的な回路を示す。第４図の下部には４個の入力を持つバス駆動装置３９５が存在する。これら入力は全て第３図の経路制御回路７６から送くられるものであるが、信号Ｑ、Ｒ，Ｓ及びＴから構成される。バス駆動装置３９５は、送信オフフッタ、送信オフフッタ、受信オフフッタ、及び受信オフフックと呼ばれる４個の出力を持つ。これらは全てシステム制御バス８３の部分である。

第４図の真ん中には６個の入力を持つリングセット復号器回路３９６がある。これら人力の１つは第３図からの受信選択あるいはイネーブル信号Ｑである。もう１つは第８図に示めす主順序制御装置９５の部分から送くられるリングセット信号である。残りの４つの入力は、駆動回路３９７を通じて送（られる送信アドレスバス８１の最下位デジット線からのものである。復号器３９６は経路制装置７６によって処理される各ボートに対する１６個の出力を待つ。

復号器３９６の真上にはリングリセット復号器３９８があるが、これもまたＱ入力及び送信アドレスバス８１の４つの最下位デジットからの人力を持つ。復号器３９８への他の入力はＡＮＤゲート３９９から取られるが、ゲート３９９への入力は第３図からの送信フッタスイッヂ信号Ｓ及び主順序制御装置（第５図）から送（られるリングリセット信号である。復号器３９８も経路制御回路７６が組み込まれているデータ分配モジュールによって処理される各ボートに対する１６個の出力を持つ。

第４図の復号器３９６及び３９８の直ぐ左には、それぞれ経路制御回路７６によって処理されるボートに対する１６個のラッチあるいはフリップフロップを含むフリップフロップ回路装置４０１がある。回路４０１内の各フリップフロップは１つの出力を持つが、これはバス５１を通じて通信インタフェースアダプタ４８、第１及び１４図にリングリレーセット信号を送くる。フリップフロップ４０１からの出力はアドレス復号器４０２にも送くられるが、これは第３図からの受信イネーブル信号Ｑから構成されるイネーブル人力を持つ。これに（ゎえて、個々のボートに関する最下位デシン）を運ぶ送信アドレスバス８１の４本の導線は入力として復号器４０２に接続される。復号器４０２からの出力はリングセット信号であり、駆動回路４０３を通じて第５図の主順序制御装置９５に送くられる。

バス駆動回路３９５は、バス８３を通じて、オフフッタ及びオンフッタ信号を適当なレベルにて主順序制御装置９５に送（る機能のみを果たす。復号器３９６はフリ・ツブフロップ４０１を起動させて、通信インタフェースアダプタ４８にリングセット信号を送゛す、第８図からのセットリング信号入力の制御下で、それらボートに呼出しが掛ったとき各ボートに対するリングリレーをセットさせるのに使用する。復号器回路３９８は、類似の動作をして、第５図からのリセットリング信号大刀に応答して回路４０１に対するフリップフロップをリセットする。

アドレス復号器４０２はリングセット出力信号を生成するが、これは主順序制御装置に特定のリングリレーがセットされたことを同定させる。送信アドレスバス８１からの情報は、Ｑ信号と一体となり、単に、このバス上の送信アドレスに従って制御を要求する特定のボートを同定する。

主クロック９３及び主順序制御装置９５、第５−８図第５図はいくらか簡略した形式にて主クロック９３及び主順序制御装置９５の１部の典型的な回路を示めす。

主クロック９３は、第５図の下部に示めすごとく１６゜３８４Ｍｈｚにて動作する水晶発振器４０５より構成される。発振器５０４の出力は１７８カウントダウン回路４０６及びもう１つのカウントダウン回路４０７に接続される。カウントダウン回路４０６は、Φ２　ＣＬＫ及びΦ３　ＣＬＫと呼ばれる２個のクロック信号出力を持つ。回路４０６からの２．０４８ｍＨｚの周波数を持っΦ３　ＣＬ、に出力はＯＲゲート４０８を通じて入力としてカウントダウン回路４０７にも接続される。カウントダウン回路４０７は２准将号器４０９に接続されるか、一方、これはＱ　ＣＬＫ信号を構成する出力を持つラッチ４１１に接続される３個の出力を持つ。このＱ　ＣＬＫ信号は第２人力としてＯＲゲート４０８にも送くられる。符号器４０９の出力の１つはＷＲＣＬＫとして別に取られる。

カウントダウン回路４０６・からのΦ２　ＣＬＫ出力は、１．０２４Ｍｈｚの周波数を持つが主クロツク９３内の１／１０カウンタ４１２に接続される。このカウンタ４１２の出力は１／２カウンタとして機能するフリップ７０ツブ４１３に接続されるか、一方、これはタイムアウト（ＴＯ）クロックと呼ばれる出力を持つもう１つのカウントダウン回路４１４に接続される。

第５図のバランスは主順序制御装置９５の部分を構成する。この回路の１部に送信アドレス発生器４１６があるが、２．０４８Ｍｈｚの周波数を持っΦ３　ＣＬＫ信号はこれに接続される。送信アドレス信号発生器４１６は対のカウンタより構成されるが、これは転送システム４２（第１図）の２５６の送信タイムスロットに対するデジタル２進送信アドレスを表わす出力信号を順番に生成する。第５図の送信アドレス信号発生器４１６は８個の出力を持つが、これらはバス駆動回路４１７を通じて送信アドレスバス８１に接続されており、繰り返しサイクルにてバス８１に送信アドレスの所望の順番を連続的に送くる。この場合は、このサイクルは各データ分配モジュール４５に対するマルチプレク・ス・ボート・スキャンサイクル期開き同一の０．１２５ミリ秒の有効総合転送スキャンサイクル期間を持つ。

前述したごとく、この発明のパルス符号変調デジタル自動ブラノチ交換局か約２４０以上のボートを処理する場合は、これら全てのボートを同定するにはアドレスバス８１．８２、及び８３は各並列デジタルアドレス内に８ビット以上を含まなければならない。第５図は追加のビットを追加するための１つの簡略した構成を示めすが、これによるとこの交換局は最高４８０までのボートを処理できる。

この修正は送信アドレス信号発生器４１６に対するサイクル終了出力に接続されたフリップフロップ回路４１９より構成されるが、これは出力４２１を侍ちこれがバス８１に対する９番目の導線を構成することとなる。しかしこの回路４１９及び４２１は第１図に示す２４０ボ一ト交換局には必要でない。

主クロック９３の動作を故障に対して監視するため第５図の左下にあるフリップフロップ４１３からの３２Ｋｈｚ出力は同図の右上に位置する故障監視回路４２３に入力として接続される。故障監視回路４２３のもう１つの人力は８人力ＮＡＮＤゲート４２４より取られるが、一方これら人力は送信信号発生器４１６の８個の出力より取られる。監視回路４２３の出力は主クロック９３の各Ｑ　ＣＬ、に１Φ２　ＣＬＫ、Φ３ＣＬＫ１及びＷＲＣＬ　Ｋ出力に対するイネーブル信号として使用され、また表示器４２５、この場合は発光ダイオードにも接続される。故障監視回路４２３の出力はまた第５図の左上に示めず呼開始論理回路４３０内のいくつかのＮＡＮＤゲートにイネーブル信号として接続される。

第５図の左上部に示めす呼論理回路４３０は、いろいろな源、主にシステム制御バス８３からの情報を受け、この情報を呼が開始されたとき使用するための色々な起動信号を生成するのに使用する。論理回路４３０内のさまざまなゲートに入力される信号には送信器オフフック信号、送信器オンフッタ信号、受信器オンフック信号、及びリングセット信号など°が含まれるが、これら全ては第４図の経路制御回路７６の部分によって生成される。

ここで、前述したごとくこれはバス方式システムであり経路制御回路７６からの全てが第５図に示めす主順序制御装置９５の呼開始論理４３０に人力として送くられることに注意されたい。呼開始論理回路４３０へのもう１つの入力は第８図に示めす主順序制御装置９５の別の部分から送くられるレジスタ選択信号である。第５図に示すこの回路のこの部分へのもう１つの入力は第４図から送くられるリングセットラッチ信号である。論理回路４３０はさらに第１１図からの話中イネーブル信号を受信する。最後に、論理回路４３０にはＮＡＮＤゲート４３１からの入力かあるが、ＮＡＮＤゲートは全部で９個の入力を持ち、このうちの８個、は受信アドレスバス８２より送くられ、もう１つはＷＲＣＬＫより送くられる。

第５図の左上部から始まる呼開始論理回路４３０からの出力には話中ラッチ信号が含まれるが、これは第６図に示めす主順序制御装置９５の部分に送くられる。

もう１つの出力はトーンイネーブル信号であり、これは各経路制御回路（第３図参照）に送くられる。論理回路４３０からのもう１つの出力はリセットリング信号であり、これは各経路制御回路（第４図）に送くられる。論理回路４３０からの出力には、ＷＲにて示めされる”書込み呼信号があるが、これは各経路制御回路７６（第３図）に送くられる。論理制御回路４３０からの最後の出力はトーンレジスタ要求信号で、これは第１１図のトーンレジスタ制御装置８６に送（られる。

呼開始論理回路４３０内で遂行されるいろいろのゲート機能は第５図より明白であり、いろいろな信号出力を生成する個々のゲート動作についての説明は省略する。

第６図は主順序制御装置９５（第１図）の部分を図解するが、これは交換局内の呼を開始するボートに発信音、話中トーン及び呼出音信号を送くるのに使用される。主順序制御装置９５のこの部分は発信音、話中トー７、及び呼出音出力を生成する従来のトーン発生器４３１から構成されるかこれらの出力は全てマルチプレクサ−４５７に接続される。マルチプレクサ−４５７はまたカウンタ回路４６１から取られる３個のイネーブル入力を持つ。カウンタ回路４６１には１．．０２４ｍＨｚのΦ２　ＣＬＫ信号が送（られ、またこれは第２図に示めす変換装置と同様の構成を侍つ、８個の中から１つを選択するセレクタ４６２、フリップフロ・ツブ４６３、標本保７、及び変換完了論理回路４６９から構成される装置置内のデシタル変換器４６４にアナログにて相互接続される。Ａ／Ｄ変換回路の動作は第２図のところで説明したので説明の重複はさける。

Ａ／Ｄ変換器４６４からの８個の出力は全て、発信音データ記憶装置４７１、話中トーンデータ記憶装置４７２、及び呼出音データ記憶装置４７３に接続される。各トーンデータ記憶装置４７１から４７３へのデータの入力（ラッチのセット）はラッチ信号発生器からの個々の出力によって制御される。発信音信号のＭ− ビ・ソト並列デジタル語での記憶装置４７１からトーンデータｌ＜ス７５への読出しは第１１図からのダイアルイネーブル信号によって制御される。デジタル形式での話中トーンの記憶装置４７２からトーンデータバス７５への読出しは第５図からの話中ラッチ信号によって制御される。記憶装置４７３からデータバス・７４への呼出音を代表する並列デジタル信号の送信は経路制御回路７６（第４図）からのリングセット信号に従って実行される。

第６図に示めす主順序制御装置９５の部分は、第２図及び第３図に関連して説明した、データバス７４上にＭ−ビノト並列デシタルデータ語にて音声信号を送くる機能ト同一の機能を持つか、ここではデータｌ＜ス７５上を発信音及び話中トーンが送信される点の・みが異なる。従って、第６図の説明は必要でないと考える。

ｉ　７　図ハｔペレータコンソールに使用される主順序制御装置９５の部分の典型的な回路構成を示めす。これは比較器５１１を含むか、この比較器は受信アドレス／１ス８２からの８個の入力及びオペレータコンソーノレアトレスを同定するようにセットされるｌセ・ソトのオペレータ位置選択スイッチ５１２からの他の８個の入力を持つ。

比較器５１１の出力はカラ／り５１３への人力として使用される。カウンタ５１３はセレクタ／駆動回路５１４への３個のタイミング信号出力を持つが、一方れは２個の４ビツトラツチ５１５と相互接続される。

ラッチ５１５は送信アドレスバス８１からの送信アドレスを順番に記憶する。回路５１４の状態に応じてラッチ５１５から送信アドレスが記憶データバス上８４に出力される。バス８４上ヘアドレスが読出されると、ＮＡＮＤゲート５１６を通じて第８図に示めす主順序制御装置９５の部分にこのことが連絡される。

第８図は交換局４０に接続されたオペレータコンソールニよって、ＭＰＵ９６　（第１図）の制御下で使用される非−競合レジスタを構成する主順序制御装置９５の１部を示めずが、これは呼の確立のためにオペレータがトーンレジスタを使用しな（でも済むように使用される。

第８図の右側には、８ビツトラツチ４８１が存在するが、これはＭＰＵ９６からのハス９７からの８個のデータ入力を持つ。ラッチ４８１はオペレータによって呼出されたボートアドレスのデジタル代表を記憶するのに使用される。ラッチ４８１からの８個の圧力は入力として比較器４８２に接続され、さらにラッチ及び駆動組合わせ回路４８３に接続される。比較器４８２はさらに送信アドレスバス８１からの８個の人力を持つ。比較器４８２からの出力はセットリング信号であるが、これはシス６３ｖＩ表１１Ｕ５９−５０１７３０　（２２）テム制御バス８３によって経路制御回路７６（第４図）の全てに送くられる。

ラッチ４８１に対する制御の１部は第８図の左下に示めす論理回路によって提供され・る。ここに示めされているごとく、第５図の主クロック９３からのＱ　ＣＬＫ信号はＯＲゲート４８４に接続されるが、一方、これはラッチ４８１に人力として接続されている制御出力を持つフリップフロップ回路４８５に接続される。ラッチ４８１にはＭＰＵ９６からのバス９７の線の１つからのもう１つの制御人力があるが、このハス９７からの鎖線はリセット入力としてフリップフロップ４８５に接続される。この制御構成内のＯＲゲート４８４への第２の人力について以下に説明する。

第８図の左側には比較器４８２とラッチ駆動回路４８３と同様に相互接続された８ビツト比較器４９２とラッチ駆動回路４９３の組合わせが存在する。比較器４９２は送信アドレスバス８１からの８個の入力を持つ。しかし、比較器４９２への他の８個の入力はオペレータコンソールに割り当てられたアドレスを同定するコートとしてセットされた１セツトのオペレータ位置選択スイッチ４９１から取られる。比較器４９２の出力は第８図の真ん中にあるＮＡＮＤゲー）４９４、第８図の左下部の２個の追加のＮＡＮＤゲート４９５及び４９６への入力として使用され、また第５図に示めす主順序制御装置９５の部分への出方回路にレジスタ選択済信号として送くられる。ゲート４９５は２個の追加の入力を持つが、１つは第５図からのＷＲクロック信号であり、もう１つは経路制御回路（第４図参照）からの送信オフフック信号である。ゲート４６９はさらに２個の追加の入力、ＷＲクロック信号及び送信オフフッタ信号（第４図）を持つ。ゲート４９５及び４９６の出力はフリップフロップ回路４９７に送られる。一方、フリップフロップ回路４９７の出力はＡＮＤゲート４９４の第２の入力として接続された出力を持つ１つの追加のフリップフロップあるいはラッチ回路４９８に接続される。ラッチ４９８はラッチ駆動回路４９３及びＮＡＮＤゲート４９９へのもう１つの出力を持つ。ゲート９９４への第２の入力はゲート４９４の出力より取られ、ゲート４９９への第３の人力は第７図のシステム制御回路から取られる。ゲート４９９の出力はもう１つのＮＡＮＤゲート５０１に接続される。ゲート５０１は第５図からのＷＲクロック信号から構成される第２の入力を持ち、また１つの出力を持つかこれはバス８３にもう１つのＷＲ信１号として送（られる。

各ラッチ／駆動回路４８３及び４９３は８個の出力を持つ。それぞれこれらの出力は記憶バス８４に接続される。

第８図に示めず主順序制御装置９５の部分は、制御のこの部分はオペレータの介在のみに関係し、基本的な交換局動作とは関係なく、交換局４０の全体の機能からみた場合あまり重要でない。従って簡単な説明にとどめる。

主プロセツサ装置９６及びバス９７を通じてオペレータコンソールからラッチ４．８１に記録れた被呼ボートアドレスハ、ハス８１上に出現する送信アドレスのｉ　化する順序とたえず比較される。マツチか同定されると、第８図の左下部内の論理を通じて検出された他の状態条件とともにセットリング信号か（システム制御ハス８３上を）第４図の経路制御回路に送くられこごて使用される。さらに、適当なボート状態条件において、このアドレスがラッチ／駆動回路４８３を通じて受信アドレスとして記憶データバス８４上に送くられる。同様に、オペレータの位置に対する呼出しに対して、バス８１からの送信アドレスか比較器４９２においてオペレータ位置選択スイッチ４９１のセラティノブとたえず比較される。

第８図の下部内の論理によって適当な状態条件であると判定されると、オペレータアドレスかラッチ／駆動回路４９３を通じて記憶データバス８４上に出力され、レジスタ選択済信号か第５図に示す主順序制御装置の部分に送くられる。

主プロセツサ装置９６第９図は第１図に示めす２４０ボ一ト交換局４ｏのための主プロセツサ装置９６を簡略化した回路構成にて示めす。第９図に示めずごとく、主プロセツサ装置は内部ＲＡＭ及びＲＯＭを持つ従来のマイクロプロセツサから構成できる。典型的には２５６バイトの容量を持つＲＡＭ及び８に−ＲＯＭを持つＺｙｌｏｇタイプＺ８６７１てアル。マイクロプロセッサ５２０はバス形式にて従来のＲＡＭに接続されるか、このＲＡＭは３２にビットの容量の２６１３２が使用される。マイクロプロセッサに戻どるループ接続はアドレスラッチ復号器回路５２２によって提供される。１セントのボー速度選択スイッチ５２３ループバス及び緩衝駆動回路５２４を通じてマイクロプロセッサに接続されるが、これは始動の制御をする。

第９図の簡略化された構成においては、主プロセツサ装置９６に対する外部接続は第８図に示めす主順序制御装置９５の部分に延びるバス９７の外には、２個のインバータ５２５及び５２６によって処理されるマイクロプロセッサ５２０とオペレータコンソールの間に存在するＲ３２３２Ｃボート接続のみである。もちろんハス５２７にてよって示されるごとく、追加の外部バス接続をすることもできるかこれらはこの交換局の基本動作には必須なものでないためここでは省略する。

第９図の簡略化された構成によって示めされるごとく、主プロセツサ装置９６内にはＲＡＭ５２１があるが、これは交換局に提供されるオペレータルーチノその他のルーチンに対する命令の格納及びオペレータＲＡＭに提供されるデータを格納するために使用される。マイより並列形式にて提供され、そしてマイクロプロセ、すからバス９７上を第８図に示めす主順序制御装置９５の部分に読出される。この構成で示めされるマイクロプロセッサは、約８ｍＨｚにて１．約８００ナノ秒のサイクルタイムの比較的高速度にて動作する。しかし、データ分配モジュール４５、主プロセツサ装置９６及びオペレータコンソール（図示無し）などが基本的に転送システム４２と非同期であるのと同様に、転送システム４２（第１図）と同速度にて動作する必要はない。

トーンレジスタ８７、第１０図第１０図はいくらか簡略された形式にてトーンレジスタ８７の１つの典型的な動作回路を示めす。しかしこの回路にはこの図の左下に示めす一部のプログラマブル読出し専用回路５３０から構成されるトーンレジスタ制御装置８６の一部を含む。これら全ては送信アドレスバス８１及びＱ　ＣＬＫ源に接続される。ＰＲＯＭ５３０はバス８１上の各８ビツト２進アドレスを２進符号化１０進形式に翻訳し、転送システムの各÷イクルにおいて、これをトーンレジスタ８７の全てに接続されるハス８８に送くる。１０個のＲ線より構成されるバス８８のこの部分は、各トーンレジスタ８７内のＢＣＤ比較器５３１の１セツトの入力に接続される。

トーンレジスタ８７の右側には、第１０図に示めずごとく低域ろ過入力回路７３２があり、第１２図に示めす回路によってアナログ形式に変換され、データバス７４から送くらる発信音かこれに送くられる。ろ過器５３２の出力は従来のプソンユボタンダイアリイグ復号器５３３に接続されるが、これはブッンユボタノダイアリイグ信号を２進化１０進形式に翻訳する。プソシュボタンダイアリイグ復号器５３３は通常の４データ出力及び検証出力を持つが、これらは緩衝増幅回路５３４を通じてトーンレジスタ８７内のバラ７スに接続される。

ブツシュボタン復号器の４つのデータ出力はそれぞれ入力として３個のラッチあるいは記憶回路５３５．５３６、及び５３７に接続される。これらラッチの各々は低域ろ過５３２を通じてプッシュボタンダイアリイブ信号の形式にてトーンレジスタ８７に送くられるボートアドレスの３数字の１つを記憶するのに使用される。この３数字のラッチ５３５−５３７への記録の順序はカウンタ５３８及びセレクタ回路５３９によって制御される。カウンタ５３８はプソンユボタンダイアリイグ復号器５３３の検証出力からの入力を持つ。カウンタ５３８はセレクタ５３９に接続される２個の出力を持つか、セレクタ５３９は各々イネーブル入力としてラッチ５３５−５３７の１つに接続された３個の個々の出力を持つ。３つの連続の最初の数字は交換局内の１つのボートを同定するが、これはラッチ５３５に記録される。第２の数字はラッチ５３６に記録され、第３の数字はラッチ５３７に入力される。これら３個のランチの出力は全て比較器５．３１に接続される。ラッチ５３６及び５３７の各々からは４個の出力接続があるが、これはこれらラッチか０−９の数字を記録するためである。しかしラッチ５３５には２個の出力接続のみか必要である。これはどのボートアドレスも最初の数字か３以下であるためである。

第１０図の左上部には、２個の８ビツトラツチ５４１及び５４２がある。ラッチ５４２は呼ボートアドレス記憶装置であり、ラッチ５４２は被呼ボートアドレス記憶装置である。これらラッチ５４１及び５４２へのデータ人力は送信アドレスバス８１を構成する。アドレス記憶装置５４１及び５４２の出力は記憶データバス８４に接続される。呼ボートアドレス記憶装置５４１へのデータの入力（ラッチ動作）は第１１図からのレジスタセット信号によって制御される。被呼ボートアドレス記憶装置５４２へのデータの記録あるいは入力は比較器５３１からの出力信号によって制御されるか、これはラッチ５３５−５３７に記録されたボートアドレスと送信アドレスバス８１トに現在出現しているボートアドレスの間にマ、チが発見された時生成される。記憶装置５４１からの呼ボートアドレスの読出しは比較器５３１からの記憶装置５４２にデータを入力させるのと同一の出力信号によって起動される。一方、記憶装置５４２がらの被呼ボートアドレスの読出しは第１１図からのタイムスロット信号によって起動される。このタイムスロット信号はこの特定のトーンレジスタ８７に割り当てられた特定の転送タイムスロットを同定する。

第１０図のトーンレジスタを動作するには、いくつかの追加の入力情報が必要である。これは一部、図面の左中間部に示めされる一連の回路接続を通″じて供給される。これは第４図からの送信オフフック信号及びＷＲＣＬＫ信号から成り、両方Ｉ！：ＮＡＮＤゲート５４３に入力として送くられる。ＮＡＮＤゲート５４３へのもう１つの入力は比較器５３１からのマツチ同定出力信号である。ＮＡＮＤゲート５４３への第４の人力は第４図からのリングセット信号である。ＮＡＮＤゲート５４３の出力はフリップフロップあるいはラッチ回路５４４への１つの人力として取られる。ゲート５４３からの出力はさらに、トーンレジスタセットリング信号として第１１図に示めすトーンレジスタ制御装置８６の部分に送くられる。ゲート５４３からの出力はさらにＮＡＮＤゲート５４Ｇの１つの入力に取られる。

フリップフロップ５４４の出力はゲート５４６に送くられるが、これは読出し制御信号とともに被呼アドレス記憶装置５４２に入力される。ゲート５４６の出力はさらにＯＲゲート５４７に接続される。ゲート５４７はインバータ５４８を通じてＷＲＣＬＫ人力より送くられる第２の入力を持つ。ＯＲゲート５４７の出力は第２の入力としてＮＡＮＤゲート５４５に接続される。ゲート５４５の出力はＴ、ＲＷＲと呼ばれる制御信号てあり、制御装置８６（第１１図）に送くられる。

７１　特機−５９−５０１７３０（２４）第４図からの送信オフフック信号は１人力として第１０図の右上部に位置するＯＲ’ｒ”−）５５１に接続される。ゲート５５１への第２の入力は第１１図からのレジスタタイムスロット信号Ｔ／Ｓである。ゲート５５１の出力はゲート５５２への１人力より成る。ゲート５５２へのもう１つの入力はゲート５４６の出力より取られる。ゲート５５２への第３の人力はタイムアウトカウンタ５５３より取られる。ゲート５５２の出力は、インバータ５５４を通じて読出し信号として各ラッチ５３５−５３７に送くられる。

タイムアウトカウンタ５５３は第５図のタイムアウトクロックからの入力を持つ。カウンタ５５３へのもう１つの入力はプソシュボタンダイアリイグ復号器５３３の検証出力からインバータ５５６を通じて送くられる。カラ／り５５３へのもう１つの入力は第１１図からのレジスタセット信号から取られる。カウンタ５５３はボートの１つか呼者としてオフフック状態となった時レジスタ８７をリセットし、被呼ボートアドレスの１つあるいは２個の数字のみをダイアルし、次に被呼ボートアドレスのバランスの呼出しを中断する。たたし電話は切らない。この場合、タイムアウトカウンタ５５３かトーンレジスタ８７をリセットし、これが次に使用ができるようにする。これは比較的長い時間期間、例えば、約１６秒後にリセットさせる。

ゲート５５２の出方はトーンレジスタ８７に対する内部リセット信号であるが、この第　１０図の右下部に示めされる、第１１図のトーンレジスタ制御装置８６の部分に送（られる。レジスタリセット信号はさらにカウンタ５３８に送くられ、第２人力としてフリップフロップ回路５４４に加わえられる。

トーンレジスタ８７は、一旦”確保”され、呼の開始動作に使用されると、他の呼に使用することはできない。従って、レジスタが既に使用されているときは、トーンレジスタ制御装置８６にこのことを示めす信号を送くる必要がある。これは第１０図の左側に位置するトー７レジスタ話中ゲート５５８によって達成される。ゲート５５８へは３個の入力がある。１つはフリップフロップ回路５４４より送くられる。第２はインバータ５５９を通じてゲート５５Ｂに送くられるタイムスロット信号Ｔ／Ｓである。ゲート５５８への第３の入力はセレクタの第３の数字記録装置出力より取られる。ゲート５５８からのトーンレジスタ話中出力信号は第１１図に示めすトーンレジスタ制御装置８６の部分に送くられる。さらにトーンレジスタ８７の出力には呼を接続するにあたって送くられる第１のプッシュボタンダイアリイブ信号の前に呼ボートに送くられる発信音を、中断するための制御信号が必要である。この目的には第１０図の右下部に位置する発信音オフ信号ゲート５６１が使用される。これはカウンタ５３８の出力から送くられる人力を持つ。

トーンレジスタ（第１０図）には、実行オーバライド機能のような追加の機能及び出力を提供することもできる。しかしこれら機能は交換局の基本的な動作には重要でないため図解及び説明を避ける。

トーンレジスタ８７の基９本機能は、第１０図の複雑な構成にもかかわらず比較的簡単である。呼の接続をする時データバス７４に送くられる各プッシュボタンダイアリイブ信号は第１２図に示めすトーンレジスタ制御装置８６の部分によってアナログ（音声）形式に再変換され第１０図の低域ろ過５３２を通じてトーンレジスタに送くられる。被呼者アドレスの第１の数字かブツシュボタントーン形式からＢＣＤ形式に変換されラッチ５３５に記録される。同時に、ゲート５６１から発信音オフ信号が出力される。被呼者アドレスの後続の２個の数字がそれぞれラッチ５３Ｇ及び５３７に記録される。

比較Ｗｉ　５３１　ハラノｆ　５３５−５３７０）内容をＦＲＯＭ回路装置５３０からＢＣＤ形式にて出力されるハス８１上の絶えず変化する送信アドレスと絶えず比較する。

マツチが発見されると、これは呼ボートアドレス記憶装置５３１と被呼ボートアドレス記憶゛装置５４２の両方に接続されている比較器５３１の出力線５６２上に送信される。

比較器５３１内でのマツチの同定は、被呼ボートの永久に割り当てられた送信アドレスがバス８１上に出現する転送タイムスロットである、との被呼ボートに特定の転送システムタイムスロットにて起こる。つまり、比較器５３１からの出力信号はバス８１からの被呼ボートアドレスを記録するためのラッチあるいは記録制御信号として使用される。このアドレスは呼者に対する次のタイムスロットにおいて記憶データバス８４に読出さ′れ、呼者ボートに対する受信アドレスとして記録される。一方、比較器５３１からの出力信号は記憶装置５４１内に記録された呼者ボートアドレスに対する読出し信号として機能する。ここで呼者ボートアドレスは第１１図からのレジスタセット信号として同定されるラッチあるいは記録制御信号によってこの記憶装置に記録されたものである。トールレジスタ８フ内のこれら動作が完了するとゲート５５２によってレジスタリセット信号が生成され、トーンレジスタ８７が他のボートからの他の呼の開始に使用されるようセットされる。レジスタリセット信号が第１１図のトーンレジスタ制御装置に出力される。

トーンレジスタのリセット及びレジスタリセット信号の出力は、呼の接続が完了され送信器がオフフックになった時、あるいは上記に説明のごとくタイムアウトカウンタ５５３が動作したときなどの上記以外の状態においても発生ずる。

トーンレジスタ制御装置、第１１及び１２図第１０図に送信アドレスをＢＣＤ形式に翻訳するために使用されるＰＲＯＭから構成されるトーンレジスタ制御装置８６の一部を示めす。第１１及“び１２図には典型的な翻訳においてトーンレジスタ制御装置８６に使用される回路のバランスを示めす。第１１図に示めすごとり、トーンレジスタ制御装置は図の土中部に位置するバス駆動回路５７１を含む。回路５７１は記憶データバス８４に接続され、そしてゲート５７２を通じて送くられる主順序制御装置（第５図）からのレジスタ要求人力を持つ。バス駆動回路５７１への５個の入力は一連の５個のアドレス選択スイッチ５７３より取られる。スイッチ５７３は個々にレジスタ制御装置８６によって処理される全てのトーンレジスタ、典型的には６個のトーンレジスタに対する５個の最上位数字を定義するようセットされる。個々のトーンレジスタアドレスに対する２進形式での残りの３個の数字はカウンタ５７４から取られる３個の追加の人力によってハス駆動回路５７１に送くられる。

カラ／り５７４は第５図のΦ２　ＣＬＫからの入力を持つ。カウンタ５７４からの３個の出力はセレクタ回路５７５に接続される。回路５７５はフリップ７０ツブ回路装置５７６として示めされる一連の６個のフリップフロップ回路に個々に接続される６個の出力を持つ。フリップフロップ５７６への６個の追加の入力は個々のトーンレジスタのレジスタリセット出力から送くられる。第１０図参照。

装Ｗ５７６内の個々のフリップ７０ツブの出力はレジスタセット信号を構成する。レジスタセット信号は第１２図に示めずトーンレジスタ制御装置８６の音声制御部分に送られ、これはさらに入力とて２個のラッチ／復号器回路５７７及び５７８に接続される。ラッチ／復号器回路５７７はさらにカウンタ５７４の３個の出力から取られる３個の入力を持つ。ラッチ５７７からの出力はカウンタ５７４、セレクタ５７５、及びゲート５７２の第２の人力に送くられる。

第１１図に示めずトーンレジスタ制御装置８６の部分はシステム制御バス８３内のＷＲ線に送くられるＷＲ倍信号生成する。このＷＲは異なる経路制御回路７６（第３図）の受信アドレス記憶装置３７４への受信アドレスの記録を制御するのに使用される。第１１図の右上部にトーンレジスタ制御のこの部分を示めす。これはゲート５７９を含む。ケート５７９はレジスタ要求ゲート５７２の出力より取られる１つの入力及び第５図からのＷ　ＲＣＬ　Ｋ信号から構成される第２の入力を持つ。ゲート５７９の出力はゲート５８１への１人力より構成される。ゲート５８１は６個の追加の入力を持つか、これはそれぞれ個々のトーンレジスタ（第１０図）の各ＴＲＷ　Ｒ出力から取られる。ゲート５８１からの出力はＷＲ倍信号あり、これはハス８３を通じて個々の経路制御回路７６（第３図）に送くられる。

第１１図の左上角には比較器５８２かある。比較器５８２は受信アドレスバス８２の５個の最上位数字線に接続された５個の入力を持つ。比較器５８２への５個の入力の他の一連はアドレス選択スイッチ５プ３から送くられる。バス８２の３個の最下位数字は人力とじてラッチ回路５８３に送くられる。ラッチ５８３への記録制御あるいはランチ制御信号はゲート５８４から送（られる。

ゲート５８４は２個の人力を持つが、１つは比較器５８２の出力であり、もう１つは第５図がらの。　ＣＬＫ信号である。ラッチ５８３からは３個の出力があるが、これらは入力としてセレクタ回路５８５、ラッチ／復号器５７８、そしてもう１つのラッチ／復号器回路５８６に接続される。

比較器５８２からの出力は各ラッチ／復号器回路５７８及び５８６への起動あるいは制御人力とじて使用される。回路５８６は６個の個々の人力を持つが、これらは個々のトーンレジスタ８７（第１０図）からの発信音オフ信号を構成する。

ラッチ／復号器′回路５７８の出力は呼開始のための１つのレジスタを確保あるいは選択したことを同定する信号であるが、このレジスタ選択（確保）済信号はシステム制御バス８３を通じて承５図に送くられる。ラッチ／復号器回路５８６の出力は発信音ラッチゲート５８７への１つの人力及びラッチ／復号器５７８の出力を構成するゲート５８７への他ノ人カよす構成される。ゲート５８７の出力はダイアルイネーブルラッチ信号であるが、これもハス８３を通じて第６図に送くられる。

前述したごと（、各トーンレジスタ８７はセットリング信号を生成する。第１０図参照。トーンレジスタ制御＆ｊＷ（第１１図）において、これらＴＲセットリング信号は全て入力としてゲート５８９に送くられる。ゲート５８９はセットリング出力信号を生成し第４図に送くる。さらに各トーンレジスタは第１０図と関連して説明したようにＴＲ話中信号を生成する。トーンレジスタ制御装置（第１１図）におてい、これら信号は全て入力として話中ゲート５９１に送くられる。

ゲート５９１は話中イネーブル信号を生成して第５図の主順序制御装置９５に送（る。

第１１図に図解するトーンレジスタ制御装置の部分の動作において、同図の右側にあるプリップフロップ５７６は各トーンレジスタ８７の一般動作状態の指標を絶えず提供する。つまり、１つのレジスタがリセットされ新たな呼に使用できるようになるたびに、この情報がトーンレジスタからのレジスタリセット入力によってフリップフｒ：ｊンプ５７６の１つに送信される。一方、任意のレジスタが動作にセットされるとこの情報はセレクタ５７５からの信号によって送信される。セレクタ５７５はフリップフロップをセットしレジスタセット信号出力を連続的に送（る。

レジスタ要求信号かトーンレジスタ制御装置８６に送くられると、これはバス駆動回路５７１を起動して送信アドレスの５個の最上位数字を記憶データバス８４に送７９　特機鴫５９−５０１７３０　（２６）くるが、これはアドレス選択スイッチ５−７３のセツティングによって決定される。ラッチ復号器５７７が制御装置に接続された６個のトーンレジスタの１つがリセット状態にあり、使用できることを同定すると、この特定のトーンレジスタアト−レスを完結するのに必要な３つの追加の２進ビツトがトーンレジスタアドレス発生器として機能するカウンタ５７４からのこの駆動回路への入力接続を通じて記憶データバス８４上に送くられる。こうして、転送システムアドレスがバス８４上に出力され、呼ボートに対する受信アドレス記憶装置器７４（第３図）に記録され、このボートか１つの特定のトーンレジスタを呼出すのを可能とする。同時に、復号器５７７（第１１図）の出力が、カウンタ５７４からのアドレス出力と一緒になってセレクタ５７５を起動する。セレクタ５７５はバス８４上に出力されるアドレスによって同定されるトーンレジスタと関連するフリップフロップ５７６の入力に信号を送くり、こうしてレジスタセット信号を第３図のトーンレジスタ制御装置の音声部分、に送くる。選択されたトーンレジスタに対するレジスタセット状態がさらに以後の参照のためラッチ／復号器回路５７７及び５７８に記録される。復号器５７７の出力のレベルが変化して、後続のレジスタ要求によって同一のトーンレジスタか選択されないようにし、そしてカウンタ５７４をそのサイクルにおいて１カウント前進させ、駆動回路５７１、セレクタ５７５、及びラッチ／復号器５７７に送（られるアドレスを変更する。

上記に説明した転送システム４２（第１図）の各サイクルにおいて、受信アドレス記憶装置３７４（第３図）内の、バス８１上に出現する送信アドレスに対応する所に記録された受信アドレスが、この受信アドレス記憶装置から受信アドレスバスに出力される。バス８２上の受信アドレスがアドレス選択スイッチ５７３（第１１図）のセツティングとマツチする５個の最上位数字から成ることが分かると、比較器５８２は１つの出力信号を生成してラッチ５８３を起動させ、同一アドレスからの３個の最下位数字を記録させる。これは個々のトーンレジスタの同定を構成するが、この情報はセレクタ５８５に送くられ、セレクタ５８５はデータラッチ信号を第１２図のトーンレジスタ制御装置の音声部分に送くる。こうしてデータバス７４からの前述の説明によって選択されたトーンレジスタ８７への音声情報の伝送が達成される。

つまり、第１１図のトーンレジスタ制御装置８Ｇのこの部分の第１の制御機能は呼の開始のために利用できる１個のトーンレジスタを同定して、このトーンレジスタのアドレスを記憶データバス８４を通じて、発信音の伝送のための呼ボートに対する受信アドレスとして送（ることにある。もう１つの重要な機能は、このトーンレジスタアドレスを呼ボートに対する受信アドレスとして記録させるため書込み信号ＷＲを送くることである。もう１つの機能はこのトーンレジスタを話中状態にするととにより、後続のレジスタ要求に対して動作しないようにすることである。このトーンレジスタが一使用されている間にこのような追加の要求が発生すると、これは次の使用可能なトーンレジスタに回わされる。その他の機能には交換局の制御に使用されるセットリング信号、レジスタ選択済信号、ダイアルイネーブル信号、ダイアルラッチ信号、及び話中イネーブル信号を生成することが含くまれる。

第１２図はトーンレジスタ制御装置８６の音声あるいはトーンデータ部分を示めす。これは音声データ記憶装置６０１を含む。音声データ記憶装置６０１は、いくぶん小さいかデータ記憶装置７２及び７３（第３図）と同一の基本構成を持ち、トーンレジスタ制御装置８６によって制御される各トーンレジスタ８７に対する８ビソトラツヂを含くむ。記憶装置６０１へのデータの読出しは第１１図に図解する制御装置８６の部分からのダイアルラッチ信号によって制御される。制御装置８６には６個のトーンレジスタが割り当てられているため、記憶装置６０１には読出しセレクタ６０２から送くられる６個の読出し人力かある。

音声データ記憶装置６０１はデジタル／アナログ変換器６０３に接続された８個のデータ出方かある。変換器６０３の出力は増幅回路６０５を通じてデマルチプレクサ−６０４に送くられる。

第１２図の左下のレジスタ選択回路６０６は、第１１図からのレジスタセット信号から構成される６個の人力を持つ。セレクタ６０６はさらに２個のカウンタ６０７及び６０８から構成されるトーンレジスタアドレス発生器から取られる３個のアドレス入力を持つか、この２個のカウンタ６０７及び６０８にはΦ２　ＣＬＫ信号（第５図）から構成されるタイミング入力か送くられる。カウンタ６０８によって生成される一連のアドレス信号はデマルチプレクサ−６０４、読出しセレクタ６０２並びにデマルチプレクサ−６０６に送くられる。セレクタ６０６はさらに１つの制御出力を持つか、これは入力として読出しセレクタ６０２及びデマルチプレクサ−６０４に送くられる。

図から明らかなように、第１２図に図解されるトーンレジスタ制御装置８６の音声部分は、第２及び３図に示めず各データ分配モジュールの音声出力部分と基本的に同一である。従って、Ｍ−ビットパルス符号変調並列デジタルデータ語の形式にてハス７４上に出現する音声データはトーンレジスタ制御装置８６に対する音声データ記憶装置６０】内に記録される。この音声データは呼の接続のためにセットされたレジスタに対するこの記憶装置からセレクタ６０６によって起動されるセレクタ６０２の制御の下で続出される。この音声データの記録は第１１図からのデータラッチ信号によって制御される。変換器６０３からのアナログ音声出力は”デマルチプレクサ−６０４によって個々のトーンレジスタ（第１０図）に送くられる。

通信インタフェースアダプタ４８、第１３図第１３図は通信インタフェースアダプタ４８の典型的な動作回路の部分を示めす。第１３図に示めすサーキトリ−１３は各通信インタフェースアダプタ４８の１／８を構成する。この各アダプタはデータ分配モジュール４５（第１図）の１つに接続された１６個の電話ボートを処理するよう構成されているが、ここではこの２個のボートに対するアダプタサーキトリーのみが示めされている。アダプタ４８は本線Ｔ３３０　（第１図）に対するボー）Ｐ３３０のような外部本線ボートには接続されてない。

第１１３図に示めすごとく、Ｓ　Ｌ　Ｉ　Ｃ５５−１に接続されているようなボートＰＩＯＩに対する線接続（リング及びチップ）は、リングリレーコイル６１２によって起動される１対のリングリレー接点６１２を含（む。同様にボートＰ１０２から５ＬＩｃ５５Ａ−２べの線接続にはりノブリレーコイル６２２によって起動される１対のす７グリレ一接点６２１が含（よれる。両方のリレーは非起動あるいはリセット状態にて示めされており、ボー）Ｐ２Ｏ３及びＰ２Ｏ３は２個１７）ＳＬＩＣに接続すしている。しかしコイル６１２が通電されボー）ＰＩＯＩに対するリングリレーがセットされると、接点６１１はＳ　Ｌ　Ｉ　Ｃ５５Ａ　−１カラホー　）　Ｐ　１０１０）　ＩＩ　１ｍ　ヲ切り、このボート導線をリング信号発生器６１３の出力に接続する。同様に、リレー６２１及び６２２が起動あるいはセットされると、ボートＰ１ｏ２か５ＬＩＣ５５Ａ−２から切断されリング信号発生器出力に接続される。リング信号発生器６１３は交換局の全ての通信インタフェースアダプタ装置４８を処理する。

リングリレーコイル６１２及び６２２の通電はシュアルフリップフロノブ回路６１４によって実行されるか、この回路６１４は各コイルに接続された１個の７リツプフロソプを持つ。この２個のボートに対するリングセット信号はボー）ＰＩＯＩ及びＰ　１．０２　（第４図）に関連する経路制御回路７６からの回路６１４内の７リツプフロソプに送くられる。リレーコイルを制御する個々のフリップフロップへのリセット信号はオフフック検出器６１５より送くられる。オフフック検出器６１５は２個の入力を持つか、１つはボー）Ｐｌｏｔをリング信号発生器６１３に連結する回路に接続された分圧器から送くられ、もう１つはボートＰ１０２をリング信号発生器に連結する回路に接続された分圧器より送くられる。

第１３図に示めずインタフェースアダプタ４８の動作は単純明瞭である。ボートＰＩＯＩに対するリングセント信号が回路６１４内の１つのフリップフロップに送くられると、これはフリップフロップをセットし、リングリレーコイル６１２を通電して、と・のボートに接続されたリング信号発生器６１３を起動する。これはボートに対して呼が接続される時に起こるが、この時ボートはオフフッタとなりボートＰ１０１のリング及びチップ導線の間のインピーダンスは無限となる。この結果、発生器６１３からのリング信号出力がボー）ＰＩＯＩに送くられ、そしてこのボートに接続された電話あるいは類似の装置か鳴り音あるいはその他の可聴信号を生成し、呼かこのボートに接続されたことを知らせる。

呼出されたボート、この場合はボートＰＩＯＩがオフフック状態になると、ボート導線間のイノピーダンスか約６００オームの急激な変化をみせる。これか起こると、この変化かオフフッタ検出器６１５への入力接続によって検出される。オフフック検出器６１５は出力信号を生成しこれをコイル６１２に関連する回路６１４内のフリップフロップに送くり、フリップフロップをリセットする。この結果コイル６１２か死なされ接点６１１がもとの状態に戻どり、再びボー）ＰＩＯＬの導線を５ＬＩＣ５５Ａ−１に接続する。ボートＰ１０２についても動作は同一である。

信号タイミング、第１４図第１４図は第２から１３図と関連して説明した前述の方式の回路を使用したパルス符号変調デジタル分岐交換局における、個々のボー）ＰＩＯＩからＰ３４０までに割り当てられた繰り返して起こる送信タイムスロツトと関連しての信号のタイミング関係を説明する。ここではオペレータコンソール及びトーンレジスタに対するタイムスロットが転送システムサイクルのどこか中間位置にあるものと仮定する。第１４図の上部には呼の開始の際にボー）ＰＩＯＩ及びボー）Ｐ２Ｓ５に対するタイムスロットの間に発生するいくつかの制御信号を示す。ボー）ＰＩＯＩは呼ボートであり、ボー）Ｐ２Ｓ５は被呼ボートである。これらの信号はボー）Ｐ２Ｓ５がオフフ・ツク状態となり呼が達成するまでに起こる動作を示めす。

この同一の繰り返し起こるタイムスロットの間にいくつかの他の制御信号も発生することに気付く。しかし、基本的な制御動作に対するタイミング関係を明らかにするにはこれが適当である。さらに、ボートＰ１０１に対するタイムスロットの間に発生するとして示めされている信号、またボートＰ３３９に対するタイムスロットにおいて出現するものとして示めされてる信号は、ボー）Ｐ２Ｓ５かボートＰ　ｉ　ｏ　’ｔへの呼の接続を開始した時は、この逆になることにｌ主意すべきである。

第１４図はさらにボートＰ３３９がボートＰＩＯＩからの呼に答えてオフフック状態となりこの２個のボート間に通話経路が確立されるときに発生する基本的な制御信号を繰り返し起こる転送タイムスロツトとの関係において説明する。第１４図にはさらに、呼の終結の際に起８７　特機昭５９−５０１７３０　（２のこる基本制御信号のシーケンスを示めす。ここではボー）Ｐ２Ｓ５が電話を切るものき仮定する。最後に第１４図の一番下のグレーグの相対タイミング信号はボートＰ１０１かボートＰ３３９に呼を接続したが、応答がなく、ボー）　Ｐ　１０．１が電話を切った状況を示めす。この場合にも、この２個のボートの関係か逆転し、ボートＰ３３９か呼ボートとなりボー）ＰＩＯＩか被呼ボートとなった時は、この２セツトの信号はこのボートに対するタイムスロットに対し逆転する。

その他−結論前述した詳細な回路図、特に第２図から１３図は市販め規格品の多くの異なる集積回路を含む。この発明の１つの特定の実施態様の開示をより完全にするためにこれら図面の中にこの図面の各集積回路の概略に加λて形式番号を併記することにより好のましい集積回路あるいは”チップ”を同定した。図面のスペースを有効に生かし、個々の回路のより完全な説明を与えるため、はとんどの場合において集積回路に対する電源接続及び他の従来の外部接続についての図解は省略した。例えば、第９図のマイクロプロセッサ５２０では、これを正常に動作するためには、外部水晶発振器、タイミング発振器、及び主リセットスイッチが必要であることがわかる。しかし、個々の集積回路に対するこの方式の外部接続は当業者にとっては熟知のことと信する。

第１及び３図において入力データ記憶装置７２及び出力データ記憶装置７３は別の装置として示めされている。さらに、第３図の説明においては、各これらのデータ記憶装置は、４個の集積回路（形式７４ＬＳ’３６４）を含み、各集積回路が４個の８ビツトデークラツチを構成し、データ記憶装置に対して必要な１６個の８ビ、ソト記憶位置を提供することによって、この２個の記憶装置が組み込まれているデータ分配モジュールによって処理される各ボートに特定の１つの記憶位置が提供されるものと説明した。しかし、空易に理解できるごとく、物理的に分離した入力及び出力データ記憶装置を提供することは基本的な問題ではない。

つまり、入力記憶装置７２及び出力記憶装置７３を含むこのデータ記憶装置を、１６個の８ピツ）記憶位置を持つ１つのデータ記憶装置から構成し、この方式の構成にて、データ／＜スを使用して、分離の記憶装置７２及び７３にて説明したのと同一のタイミングにて数値化した音声データを前の入力記憶位置から別の出力記憶位置に転送することが可能である。統合記憶装置によってこの入力及び出力の両方の目的に対して同一の結果を得るもう１つの方法は１個の２５６ビツト記憶装置を使用して、これ←２個の８ビ・ソト記憶場所を割り当て、１つを入力記憶場所もう１つを出力記憶場所に指定し、この記憶場所間の伝送タイミングを同一に保つ方法である。さらには、入力記憶装置７２及び出力記憶装置７３の機能を遂行するための記憶能力の全てを組み合わせた単一の記憶装置にて同一の目的を達成することさえ可能である。ただし、これはデータ分配モジュール４５のために使用するモジエール構成に反するため好ましい方法ではない。

この発明のパルス符号変調デジタル自動ブランチ交換局４０は電話サービスでの使用に限定されるものではない。これは交換局を通じて伝送されるデータか既にデジタル形式である多（の異なる用途に容易に応用できる。

例えば、この交換局を印刷電話機に応用することもてきるが、この場合アナログ形式からデジタル形式への変換は不用であるが、転送システム４２内での処理のため入り直列デジタルコートを並列形式に変換することか必要ｒある。このデータ分配モジュール４５の変更によって達成できる他の用途は、半二重あるいは全二重ボートにおける二重同期データボート間のデータの伝送に関するものである。容易に可能なさらに別の変更はこの交換局を１つあるいは複数の光データボートに接続するととであるか、ことても半二重あるいは全二重どちらの経路も使用できる。これら各変更においても、アナログからデジタルへの翻訳は必要てないか、転送システム４２を通じてデータを伝送するため、あるいは異なるコードを使用する外部装置を処理するデータボート間の内部通信のためにあるデジタルコードを他のデジタルコートに変換するなど他の変換か必要となる。つまり、交換局４ｏはワードプロセッサ、コンピュータ、及び他の種類の外部装置を処理するネットワークを通じての情報の伝送に容易に採用することか可能である。

ＦＩＧ、　３ＦＩＧ、　４１”１６３　よりＦＩＧ、５ＦＩＧ、　６ＦＩＧ　８ＦＩＧ　１２ＦＩＧ、　＋４ｈｊｌタ仏スＤ−トＩＰ３４０（Ｐ１０１１Ｐ１０２１−　ＩＰ３３Ｆ３１Ｆ、３３９１Ｐ３４０１補正書の写しく翻訳文）提出書（特許法第１８４条の７第１項）昭和５９年４月２６０特許庁長官　若　杉　和　夫　殿１特許出願の表示ＰＣＴ／ＵＳ８３１０１２４６２、発明の名称６、特許出願人氏　名　ブラッドワース、ウィリアム　チー　（外１名）１９８４年１月６日６、添付書類の目録（１）補正書の翻訳文　１連符表司５９−５０１７３０　（３２）請求の範囲１、電話ネットワークあるいは類似σ通信ネットワークに使用されるパルス符号変調デジタル自動交換局であって、Ｎ個の通信ボートを定義するライン接続装置：各々が複数の該°通信ボートに接続されており、また各々が片方の通信ボートにて受信された入力信号を表わすＭ −ビット並列デジタルデータ信号の多重シーケンスを生成する一連の人力多重変換装置；各々が片方の入力変換装置によって処理される該複数の通信ボートに接続されており、Ｍ−ビット並列デジタルデータ信号を複数の出力信号に変換し、また該複数の出力信号を該複数の通信ボートに選択的に送る対応する一連の出力デマルチプレタス変換装置；該人力変換装置及び該出力変換装置に接続されており、各人力変換装置及びそれに関連する該出力変換装置を所定の期間の多重スキャンサイクルに従って該入力及び該出力信号の特性によって決定される多重変換速度にて起゛動させるための変換制御装置；該入力変換装置及び該出力変換装置に接続されており、少なくとも１つの記憶場所か各通信ボートと関連されている少な（ともＮ個のＭ−ビット記憶場所を′持っデータ記憶装置：及び該変換制御装置及び該データ記憶装置に接続されており、データ転送呼出しに対し任意の可能な全ての２個のボートの組み合わせを指定し、また並列Ｍ−ビットデジタル信号を呼かあった片方のボートに対する記憶場所から該呼に対する他方のボートに対する記憶場所に移動させる第１のシリーズの伝送、及び並列デジタルデータ信号を該他方のボートの記憶場所から該呼のあった該片方のボートに対する記憶場所に移動させる第２のシリーズの伝送を実行させるため該データ記憶装置を起動するための経路制御装置を含む、１つの入／出力システム：及び該データ記憶装置に接続されており、該データ記憶装置内のある記憶場所に記録されたデジタルデータ信号を該データ記憶装置の他の場所に転送するためのＭ− ビット並列デジタルデータバス；該経路制御装置に接続されており、各通信ボート対して１個割り当てられている、呼のあった呼ボートに割り当てられた一該タイムスロットにおい、てデータの片方のシリーズの伝送か行なわれ、また該呼に対する該被呼ボートに割り当てられた該タイムスロットにおいてデータの他方のシリーズの伝送か行なわれるように、順次転送タイムスロットの転送サイクルに従って該経路制御装置を起動させるための順序制御装置を含み：全てのＮ個のボートを包括する該全転送サイクルが該多重スキャンサイクルの期間より短かい１つのデータ転送システム：より構成されることを特徴とするパルス符号変調デジタル自動交換局。

２、各転送タイムスロットに対する該期間が実質的に１マイクロ秒より短いことを特徴とする請求の範囲第１項に、記載のパルス符号変調デジタル自動交換局。

３、該多重スキャンサイクルの該期間が該全転送サイクルの該期間と等しいことを特徴とする請求の範囲第２項ニ記載のパルス符号変調デジタル自動交換局。

４、各々の入力変換装置が複数の通信ボートをアナログにデジタル変換器と接続する１個のマルチプレクサ−と同一のボートに接続されているデマルチプレクサ −に接続されたＤ／Ａ変換器を含むことを特徴とする請求の範囲第３項に記載のパルス符号変調デジタル自動交換局。

５、該データ記憶装置が複数のデータ記憶装置から構成され、該データ記憶装置の各々か限定された数の入力変換装置、及びこれに関連する出力変換装置に接続されており、また全ての該データ記憶装置が該デジタルデータバスによって相互接続されていることを特徴とする請求の範囲第１、第２、第３、あるいは第４項のいずれかに記載のパルス符号変調デジタル自動交換局。

６、各々のデータ記憶装置が１つの入力データ記憶装置及び１つの出力データ記憶装置から構成される装置置の各々が関連する入力及び出力変換装置によって処理される各々のボートに対するＭ−ビット記憶場所をもち、また各々のデータ転送においてデータが入力記憶装置から出力記憶装置にシフトされることを特徴とする請求の範囲第５項に記載のパルス符号変調デジタル自動交換局。

７、該変換制御装置か複数の変換制御回路より構成され、各々の該変換制御回路が限定された数の入力及び出力変換装置に接続されておりまたこれを起動させることを特徴とする請求の範囲第１１第２、第３あるいは第４項のいずれかに記載のパルス符号変調デジタル自動交換局。

８　各々の変換制御回路が２個の人力変換装置及び２個の出力変換装置に接続されておりまたこれを起動し、また各々の入力変換装置及び各々の出力変換装置が８個の通信ボートに接続されていることを特徴とする請求の範囲第７項にＲＨ社のパルス符号変調デジタル自動交換局。

９、該経路制御装置か各々が１個の変換制御回路及び該データ記憶装置に接続されている複数の経路制御回路を含み、；また該データ転送システムが複数の並列デジタルアドレス／＼スを含み、この並列デシタルアドレスン（スによって全ての該経路制御回路及び該順序制御装置が相互接続されており、またこれによって個々の呼に関与するボートを同定するタイムスロットアドレスデータが該経路制御回路間を転送されることを特徴とする請求の範囲第７項に記載のパルス符号変調デジタル自動交換局。

１０、該データ記憶装置が各々の経路制御回路に対して少なくとも１つ割り当てられるよう複数のデータ記憶装置より構成されており、全ての該データ記憶装置がデータバスによって相互接続されていることを特徴とする請求の範囲第９項に記載のパルス符号変調デジタル自動交換局。

１１、各々のデータ記憶装置が二重構造を持ち、該二重構造がある１つの変換制御回路によって処理される該人力変換回路に接続されたＭ個の入力を持つ１個の人力データ記ｔｒｉ装置、及び絞量−の変換制御回路によって処理される該出力変換回路に接続されたＭ個の出力を待つ１個の出力データ記憶装置から構成され、各々の人力デ−タ記憶装置か並列デジタルデータ信号を該データバスに出力するように採用されており、また各々の出力データ記↑α装置が該データバスからの並列デジタルデータ信号を記録するように採用されていることを特徴とする請求の範囲第１０項に記載のパルス符号変調デジタル自動交換局。

１２、各々の変換制御回路か２個の入力変換装置及び２個の出力変換装置に接続されておりまたこれを起動し、また各々の入力変換装置及び各々の出力変換装置が８個の通信ボートに接続されていることを特徴とする請求の範囲第１１項に記載のパルス符号変調デジタル自動交換局。

１３、該データ転送システムが該順序制御装置及び該経路制御装置に接続されたマルチビット並列デジタル送信アドレスバスを含み；また該順序制御装置か該送信アドレスバスに接続された送信アドレス発振器を含み、これによって各々が１個の特定の通信ボートを同定するデジタル並列マルチビット送信アドレスが生成され、また各々のタイムスロットに割り当てられたボートを同定するため、該複数の送信アドレスか、連続的にサイクルで繰り返されるシーケンスにて各々のタイムスロットにおいて１アドレスつつ該送信バスに送くられることを特徴とする請求の範囲第１、第２、第３、あるいは第４項のいずれかに記載の）（バス符号変調デジタル自動交換局。

１４、該経路制御装置が各々の通信ボートに１個づつ割り当てられたＮ個の個々の記憶場所内に受信アドレスとして送信アドレスを記録するための受信アドレス記憶装置を含み；そして該経路制御装置かさらに送信アドレスバスからの送信アドレスを該受信アドレス記憶装置内に記録された受信アドレスと比較して、データ転送呼出しに対する任意の２個のボートを指定するための送信゛／受信アドレス比較装置を含むことを特徴とする請求の範囲第１３項に記載のパルス符号変調デジタル自動交換局。

１５、該受信アドレス記憶装置が各々が限定された数のボートを処理し、またこれによって処理−される各々のボートに対する記憶場所を持つ複数の受信アドレス記憶装置から構成され；該データ転送システムが全ての該受信アドレス記憶装置と該送信／受信アドレス比較装置を相互接続するマルチビット受信アドレスバスを含み：そして該送信／受信アドレス比較装置が該送信アドレスバス上の該送信アドレスの制御下において該複数の受信アドレス記憶装置内の記憶場所から該受信アドレスバス上に読出された受信アドレスの比較を行なうことを特徴とする請求の範囲第１４項に記載のパルス符号変調デジタル自動交換局。

１６、該データ記憶装置が複数のデータ記憶装置から構成され、該データ記ｔ＠装置の各々が限定された数の入力変換装置及びこれに関連する出力変換装置に接続されており、また接金てのデータ記憶装置かデジタルデータバスによって相互接続されていることを特徴とする請求の範囲第１５項に記載のパルス符号変調デジタル自動交換局。

１７　各々のデータ記憶装置が１つの人力データ記憶装置及び１つの出力データ記憶装置から構成され、該記憶装置の各々か関連する入力及び出力変換装置によって処理される各々のボートに対するＭ−ビット記憶場所を持つち、また各々のデータ転送においてデータか入力記憶装置から出力記憶装置にシフトされることを特徴とずる請求の範囲第１６項に記載のパルス符号変調デジタル自動交換局。

１８、該変換制御装置が複数の変換制御回路より構成され、該制御回路が限定された数の入力及び出力変換装置に接続されておりまたこれを起動することを特徴とする請求の範囲第１６項に記載のパルス符号変調デジタル自動交換局。

１９、各々の変換制御回路が２個の入力変換装置及び２個の出力変換装置に接続されておりまたこれを起動し、また各、々の入力変換装置及び各々の出力変換装置が８個の通信ボートに接続されていることを特徴とする請求の範囲第１８項に記載のパルス符号変調デジタル自動交換局。

２０、電話ネットワークあるいは類似の通信ネットワークに使用されるパルス符号変調デジタル自動交換局であって、Ｎ個の通信ボートを定義するライン接続装置；各々が複数の該通信ボートに接続されており、また各々が片方の通信ボートにて受信された人力信号を代表するＭ −・ビット並列デジタルデータ信号の多重シーケンスを生成する一連の入力多重変換装置；各々が片方の入力変換装置によって処理され゛る該複数の通信ボートに接続されており、Ｍ−ビット並列デジタルデータ信号を複数の出力信号に変換し、また該複数の出力信号を該複数の通信ボートに選択的に送くる対応２　特機昭５９−５０１７３０　（３４）する一連の出力デマルチプレタス変換装置；該通信ボートの各々、並びに該入力変換装置及び該出力変換装置に接続されており、各入力変換装置及びそれに関連する該出力変換装置を所定の期間め多重スキャンサイクルに従って該入力及び該出力信号の特性によって決定される多重変換速度にて起動させるための変換制御装置；該入力変換装置及び該出力変換装置に接続されており、少なくとも１つの記憶場所が各通信ボートと関連されている少なくともＮ個のＭ−ビット記憶場所を持つデータ記憶装置：及び該変換制御装置及び該データ記憶装置に接続されており、データ転送呼出しに対し任意の可能な全ての２個のボートの組み合わせを指定し、また並列Ｍ−ビットデジタル信号を呼があった片方のボートに対する記憶場所から該呼に対する他方のボートに対する記憶場所に移動させる第１のシリーズの伝送、及びＭ−ビット並列デジタルデータ信号を該他方のボートの記憶場所から該呼のあった該片方のボートに対する記憶場゛所に移動させ、る第２のシリーズの伝送を実行させるため該データ記憶装置を起動するための経路制御装置を含む、１つの入／出力システム：及び該データ記憶装置に接続されており、該データ記憶装置内のある記憶場所に記録されたデジタルデータ信号を該データ記憶装置の他の場所に転送するためのＭ− ビット並列デジタルデータ信号ス；該経路制御装置に接続されたマルチビ・ソト並列デジタル送信アドレスバス：該送信アドレスバスに接続されており、１つの送信アドレス及びそのタイムスロットか各々の通信ボートを同定スる少なくともＮ個の転送タイムスロツトから構成される所定の期間の１回の転送サイクツ１におＩＩ）で、該送信バスに１シーケンスのマルチビ・ソト並列デジタル送信アドレスを供給する順序制御装置：該経路制御装置に接続された少なくとも１個のマルヂピット並列デジタル受信アトルス／＜スより構成される受信アドレスｌ蔦ス装置：および該データバス、該送信アドレス／＜ス、及び該受信アドレスバスに接続されており、該データ／＜スから送くられた呼ボートアドレスを該送信アトレスノ（ス上の該被呼ボートのタイムスロットを同定する該送信アドレスと比較してこの間のマツチを検出するためのアドレス復号装置を含み；該アドレス復号装置がさらに受信アドレス出力装置を含み、該受信アドレス出力装置力くマ・ソチカイ検出された時被呼ボートアドレスを該受信アドレス／くス上に送くることにより、該経路制御装置をイネーブルさせ、これによって各呼のにおいて呼のあった呼ボートの転送タイムスロットにおいて片方の一連のデータの転送力≦起こり、また該呼に対する被呼ボートの転送タイムスロツトにおいて他の一連のデータ転送が起こるよう該データ記憶装置が制御される１つのデータ転送シスチムニより構成されることを特徴とするパルス符号変調デジタル自動交換局。

２１、各転送タイムスロットに対する該期間が実質的に１マイクロ秒より短く、また該多重スキャンサイクルの該期間が該転送サイクルの該期間と等しいことを特徴とする請求の範囲第２０項に記載のパルス符号変調デジタル自動交換局。

２２、各々の入力変換装置か複数の通信ボートをアナログにデジタル変換器と接続する１個のマルチプレクサ−を含み；また各々の入力変換装置か片方か該マルチプレクサ−と同一のボートに接続されているデマルヂプレクサーに接続されたＤ’／Ａ変換器を含むことを特徴とする請求の範囲第３項に記載のパルス符号変調デジタル自動交換局。

２３、該受信アドレスバス装置か各々該アトレ・ス復号装置、該順序制御装置、及び該データ記憶装置を接続する１つのマルチビット並列受信アドレスバス及び１つのマルチビット並列デジタル補助受信アドレスバスを含み；そして該アドレス復号装置がさらにマツチが検出された時被呼ボートアドレスを該補助受信アドレスバスに送くる補助受信アドレス出力装置を含み：該経路制御装置が各通信ボートに対して１個の記憶場所を持つ受信アドレス記憶装置を含み、該受信アドレス記憶ＨＭｌ、によって被呼ボートアドレスが呼ボートに対する受信アドレスとして記録され、また呼アドレスが６呼に対する被呼ボートに対する受信アドレスとして記録されることを特徴とする請求の範囲第２０、第２１あるいは第２２項のいずれかに記載のパルス符号変調デジタル自動交換局。

２４、該経路制御装置か受信アドレスが記録される受信アドレス記憶場所に割り当てられたボートに対する転送タイムスロットにおいて該受信アドレス記憶装置内に記録された各々の受信アドレスを該受信アドレスバス上に読出すための装置から構成され：またそして該経路制御装置がさらに該送信アドレスバスからの送信アドレスを該受信アドレスバス上の受信アドレスと比較して、あるデータ転送呼出しに対し任意の２個のボートを指定するための送信／受信アドレス比較装置を含むことを特徴とする請求の範囲第２４項に記載のパルス符号変調デジタル自動交換局。

２５、該データ転送システムかさらに該経路制御装置を相互接続するシステム制御バス、該順序制御装置、及びアドレス復号装置を含み、これによってその転送タイムスロットにおいて各々のボートに対するオンフッタ、オフフック、及びり／グリレーの状態に関する情報が該順序制御装置及び該アドレス復号装置に送くられ；該データ転送システムがさらに該順序制御装置を該データ記憶装置に接続する１つのＭ−ビット、並列デジタルトーンデータバスを含み；該順序制御装置がさらに発信音、話中トーンを生成しこれらのトーンをＭ−ビット並列デジタルデータ語として選択的に該トーンデータバスに送くる１つのトーン発振器を含み；そして該順序制御装置がさらに該記憶装置に接続されたトーンイネーブル制御装置を含み、これによって該データ記憶装置か起動され、第２のデータ転送の際に発信音あるいは話中トーン状態が受信されるたびに該データバスからのデジタルデータ信号か該トーンデータバスがらの適当なトーンデータと交換されることを特徴とする請求の範囲第２４項に記憶のパルス符号変調デジタル自動交換局。

２６、該データ記憶装置が複数のデータ記憶装置がら構成され、該データ記憶装置の各々が限定された数の人力変換装置及びこれに関連する出力変換装置に接続されており、また全ての該データ記憶装置が該デジタルデータバスによって相互接続されていることを特徴とする請求の範囲第２５項に記載のパルス符号変調デジタル自動交換局。

２７、各々のデータ記憶装置が１つの入力データ記憶装置及び１つの出力データ記憶装置から構成される装置理される各々のボートに対するＭ−ビット記憶場所をもち、また各々のデータ転送においてデータが入力記憶装置から出力記憶装置にシフトされることを特徴とする請求の範囲第２６項に記載のパルス符号変調デジタル自動交換局。

２８、該変換制御回路が複数の変換制御回路より構成され、各々の該変換制御回路か限定された数の入力及び出力変換装置に接続されておりまたこれを起動させることを特徴とする請求の範囲２５項に記載のパルス符号変調デシタル自動交換局。

２９、各々の変換制御回路か２個の人力変換装置及び２個の出力変換装置に接続されておりまたこれを起動し、また各々の人力変換装置及び各々の出力変換装置か８個の通信ボートに接続されていることを特徴とする請求の範囲第２８項に記載のパルス符号変調デシタル自動交換局。

３０、該経路制御装置か各々が１個の変換制御回路及び該データ記憶装置に接続されている複数の経路制御回路を含むことを特徴とする請求の範囲第２８項に記載のパルス符号変調デシタル自動交換局。

３１　該データ記憶装置か各々の経路制御回路゛に対して少なくとも１つ割り当てられるよう複数のデータ記憶装置より構成されており、全ての該データ記憶装置がデータバスによって相互接続されていることを特徴とする請求の範囲第３０項に記載のパルス符号変調デンータル自動交換局。

３２、各々のデータ記憶装置が二重構造を持ち、該二重構造が、ある１つの変換制御回路によって処理される該入力変換回路に接続されたＭ個の入力を待つ１個の人力データ記憶装置、及び該同一の変換制御回路によって処理される該出力変換回路に接続されたＭ個の出力を持つ１個の出力データ記憶装置から構成され、各々の人力データ記憶装置が並列デジタルデータ信号を該データハスに出力するように採用されており、また各々の出力データ記憶装置が該データバスからの並列デジタルデータ信号を記録するように採用されていることを特徴とする請求の範囲第３１項に記載のパルス符号変調デジタル自動交換局。

３３、各々の変換制御回路か２個の人力変換装置及び２個の出力変換装置に接続されておりまたこれを起動し、また各々の人力変換装置及び各々の出力変換装置か８個の通信ボートに接続されていることを特徴とする請求の範囲第３２項に記載のパルス符号変調デシタル自動交換局。

３４、電話ネットワークあるいは類似の通信ネットワークに使用されるパルス符号変調デシタル自動交換局であって、Ｎ個の通信ボートを定義するライン接続装置：各々が複数の該通信ボートに接続されており、また各々が片方の通信ボートにて受信された入力信号を代表するＭ −ビット並列デジタルデータ信号の多重シーケンスを生成する入力多重変換装置；各々が該複数の通信ボートに接続されており、Ｍ＝ビット並列デジタルデータ信号を複数の出力信号に変換し、また該複数の出力信号を該複数の通信ボートに選択的に送くる複数の出力デマルチプレタス変換装置；該入力変換装置及び該出力変換装置に接続されており、該入力変換装置及び該出力変換装置を該入力及び該出力信号の特性によって決定される多重変換速度にて起動させるための変換制御装置：該入力変換装置及び該出力変換装置に接続されており、１つの記憶場所が各通信ボートと関連されている少なくともＮ個のＭ−ビア）記憶場所を持つデータ記ｔ＠装置；及び該変換制御装・置及び該データ記憶装置に接続されており、データ転送呼出しに対し任意の可能な全ての２個のボートの組み合わせを指定し、またデジタル信号を呼があった片方のボートに対する記憶場所から該呼に対する他方のボートに対する記憶場所に移動させる第１のシリーズの伝送、及びデジタルデータ信号を該他方のボートの記↑α場所から該呼のあった該片方のボートに対する記憶場所に移動させる第２のシリーズの伝送を実行させるため該データ記憶装置を起動するための経路制御装置を含む、１７　特機昭５９−５０１７３０　（３６）１つの入／出力システム：及び該データ記憶装置に接続されており、該データ記憶装置内のある記憶場所に記録されたデジタルデータ信号を該データ記憶装置の他の場所に転送するためのＭ− ビット並列デジタルデータバス；各タイムスロットが実質的に１マイクロ秒以下の各転送アドレスに対して１つのタイムスロットを持つ所定の期間の転送サイクル内で全シーケンスが繰り返えされる各ボートに対して１つの少なくともＮ個のマルチビット並列デジタル転送アドレスの繰り返しシーケンスを生成するための送信アドレス発生装置該送信アドレス発生器を該経路制御装置に接続するマルヂビット並列デジタル送信アドレスバス該送信アドレスバス及び該データバスに接続された該データバスからの被呼ボートを同定するデータを該送信アドレスバス上１の該送信アｌ−レスと比較するアドレス比較装置を含むアドレス復号装置：及び、該アドレス復号装置及び該経路制御装置を相互接続し、呼のあった片方のボートに割り当てられた転送タイムスロットにおいてデータ転送の第１のシリーズの伝送か起こり、該呼に対する他方のボートに割り当てられた転送タイムスロットにおいてデータ伝送の第２のシリーズの伝送か起こるようなタイミングにて該制御装置がイネーブルされるよう呼及び被呼ボートのアドレスを該経路制御装置に送くるマルチヒツト並列デジタル受信アドレスバス装置を含む：１つのデータ転送システム：より構成されることを特徴とするパルス符号変調デジタル自動交換局。

３５、各転送タイムスロットの期間が１マイクロ秒以下であり：該入力変換装置が限定された数のボートにそれぞれ接続された一連のデマルチプレクサ−より構成され：請出力変換装置が該マルチプレクサ−の１つが接続されているのと同一のボートにそれぞれ接続された対応する一連のデマルチプレクサ −より構成され：該変換制御装置が各々のマルチプレクサ−を所定の多重スキャンサイクルに従って起動させ：そして該多重スキャンサイクルの期間が該転送サイクルの期間に等しいことを特徴とする請求の範囲第３４項に記載のパルス符号変調デジタル自動交換局。

３６、該経路制御装置が各々の通信ボートに１個づつ割り当てられたＮ個の個々の記憶場所内に受信アドレスとして送信アドレスを記録するための受信アドレス記憶装置を含み；そして該経路制御装置がさらに送信アドレスバスからの送信アドレスを該受信アドレス記憶装置内に記録きれた受信アドレスと比較して、データ転送呼出しに対する任意の２個のボートを指定するための送信／受信アドレス比較装置を含むことを特徴とする請求の範囲第３４あるいは３５項のいずれかに記載のパルス符号変調デジタル自動交換局。

３７、該受信アドレス記憶装置が各々が限定された数のボートを処理し、またこれによって処理される各々のボートに対する記憶場所を持つ複数の受信アドレス記憶装置から構成され；そして該送信／受信アドレス比較装置が該送信アドレスバス上の該送信アドレスの制御下において該複数の受信アドレス記憶装置内の記憶場所から該受信アドレスバス上に続出された受信アドレスの比較を行なうことを特徴とする請求の範囲第３６項に記載のパルス符号変調デジタル自動交換局。

３８、該データ転送システムがさらに該経路制御装置を相互接続するシステム制御ハス及びアドレス復号装置を含み、これによってその転送タイムスロットにおいて各々のボートに対するオフフック、オフフック、及びリングリレーの状態に関する状態か該アドレス復号装置に送くられ：該データ転送システムかさらに該データ記す、α装置に接゛続された１つのＭ− ビット並列デジタルトーンデータハスを含み：該データ転送システムがさらに発信音、話中トーンを生成しこれらのトーンをＭ −ビット並列デジタルデータバスーン発振器を含み；ソシテ該データ転送システムがさらに該記憶装置に接続されたトーンイネーブル制御装置を含み、これによって該データ記憶装置か起動され、第２のデータ転送の際に発信音あるいは話中トーン状態が受信されるたびに該データバスからのデジタルデータ信号が該トーンデータバスからの、適当なトーンデータと交換されることを特徴とする請求の範囲第３７項に記載のパルス符号変調デジタル自動交換局。

３９、パルス符号変調デジタル自動交換局に接続されたＮ個の複数の通信ボートの２ボ一ト間のデータの選択的伝送方式であって、Ａ、各々のボート上に受信されたデータ信号をＮ個よりかなり小さな複数の他のボート上に受信されたデータ信号と所定の多重化スキャン速度に従って多重化し；Ｉ３　各々の多重化データ信号を即定の形式のＭ−ビット並列デジタルデータ信号に変換し：Ｃ１該多重化デジタルデータ信号をデータ記憶装置内の送信側ボートに指定されている第１の記憶場所に記録し：Ｄ　少なくともＮ個の個々のタイムスロットを持つ反復転送タイムサイクル内の送信側ボートに割り当てられたタイムスロットにおいて各々の記録されたデシ、タルデータ信号をＭ−ビット並列データバス上に読出し；Ｅ、送信側のボートに割り当てられたタイムスロットにおいて該データバス上からの各々のデジタルデータ信号を記憶装置内の着信側のボートに割り当てられた第２の記憶場所に書込み；そしてＦ、該データ信号を復号化し、そして各々の復号化されたデータ信号を着信側ボートに送（るステップより構成され；全てのＮ個に対する該転送タイムサイクル期間が該多重化スキャノ速度と等しく、また各々の転送サイクル期間が１マイクロ秒以下であることを特徴とするパルス符号変調デジタル自動交換局に接続された２ボ一ト間のデータの選択的伝送方式。

４０、請求の範囲第３９項に記載のパルス符号変調デジタル自動交換局内のデータボート間のデータの選択的送信方式において、該通信ボートの少な（ともい（っかが電話あるいは類似のアナログ音声を伝送するボートであり、ステップＢがＡ／Ｄ変換を含み、さらにＧ、電話ボートに送くられる各々のデジタルデータ信号をステップＦの前にアナログ形式に変換するステップを含むと七を特徴とするデータポート間のデータの選択的送信方式。

Claims

【特許請求の範囲】

１．電話ネットワークあるいは類似の通信ネットワークに使用されるパルス符号変調デジタル自動ブランチ交換局であって、Ｎ個の通信ボートを定義するライン接続装置：各々か複数の該通信ボートに接続されており、また各々が片方の通信ボートにて受信された入力信号を表わずＭ− ビット並列デジタルデータ信号の多重シーケンスを生成する一連の入力多重変換装置：各々が片方の人力変換装置によって処理される該複数の通信ボートに接続されており、Ｍ−ビット並列デジタルデータ信号を複数の出力信号に変換し、また該複数の出力信号を該複数の通信ボートに選択的に送る対応する一連の出力デマルチプレタス変換装置；該入力変換装置及び該出力変換装置に接続されており、各入力変換装置及びそれに関連する該出力変換装置を所定の期間の多重スキセノサイクルに従って該入力及び該出力信号の特性によって決定される多重変換速度にて起動させるための変換制御装置；該入力変換装置及び該出力変換装置に接続されており、少なくきも１つの記憶場所か各通信ボートと関連されている少なくともＮ個のＭ〜ビット記憶場所を持つデータ記憶装置；及び該変換制御装置及び該データ記憶装置に接続されており、データ転送呼出しに対し任意の可能な全ての２個のボートの組み合わせを指定し、また並列Ｍ−ビットデジタル信号を呼があった片方のボ・−トに対する記憶場所から該呼に対する他方のボートに対する記憶場所に移動させる第１のシリーズの伝送、及び並列デジタルデータ信号を該他方のボートの記憶場所から該呼のあった該片方のボートに対する記憶場所に移動させる第２のシリーズの伝送を実行させるため該データ記憶装置を起動するだめの経路制御装置を含む、１つの人／出カシステム：及び該データ記憶装置に接続されており、該データ記憶装置内のある記憶場所に記録されたデジタルデータ信号を該データ記憶装置の他の場所に転送するためのＭ− ビット並列デジタルデータバス；該経路制御装置に接続されており、各通信ボート対して１個割り当てられている、呼のあった呼ボートに割り当てられた該タイムスロットにおいてデータの片方のシリーズの伝送が行なわれ、また該呼に対する該被呼ボートに割り当てられた該タイムスロットにおいてデータの他方のシリーズの伝送が行なわれるように、順次転送タイムスロットの転送サイクルに従って該経路制御装置を起動させるための順序制御装置を含み：全てのＮ個のボートを包括する該全転送サイクルが該多重スキャノサイクルの期間より短かい１つのデータ転送システム：より構成されることを特徴とするパルス符号変調デシタル自動ブランチ交換局。
２．各転送タイムスロットに対する該期間が実質的に１マイクロ秒より短いことを特徴とする請求の範囲第１項に記載のパルス符号変調デジタル自動ブランチ交換局。３、該多重スキャンサイクルの該期間が該全転送サイクルの該期間と等しいことを特徴とする請求の範囲第２項に記載のパルス符号変調デジタル自動ブランチ交換局。４、各々の人力変換装置が複数の通信ボートをアナログにデジタル変換器と接続する１個のマルチプレクサ−を含み：また各々の人力変換装置が片方が該マルチプレクサ−と同一のボートに接続されているデマルチプレクサ−に接続されたＤ／Ａ変換器を含むことを特徴とする請求の範囲第３項に記載のパルス符号変調デジタル自動ブランチ交換局。５、該データ記憶装置が複数のデータ記憶装置から構成され、該データ記憶装置の各々が限定された数の入力変換装置及びこれに関連する出力変換装置に接続されており、また全ての該データ記憶装置が該デジタルデータバスによって相互接続されていることを特徴とする請求の範囲第１、第２、第３、あるいは第４項のいずれかに記載のパルス符号変調デジタル自動ブランチ交換局。６、各々のデータ記憶装置が１つの入力データ記憶装置及び１つの出力データ記憶装置から構成される装置置の各々が関連する入力及び出力変換装置によって処理される各々のボートに対するＭ−ビット記憶場所をもち、また各々のデータ転送においてデータが入力記憶装置から出力記憶装置にシフトされることを特徴とする請求の範囲第５項に記載のパルス符号変調デシタル自動ブランチ交換局。７、該変換制御装置が複数の変換制御回路より構成され、各々の該変換制御回路が限定された数の入力及び出力変換装置に接続されておりまたこれを起動させることを特徴とする請求の範囲第１、第２、第３あるいは第４項のいずれかに記載のパルス符号変調デジタル自動ブランチ交換局。８、各々の変換制御回路が２個の人力変換装置及び２個の出力変換装置に接続されておりまたこれを起動し、また各々の入力変換装置及び各々の出方変換装置が８個の通信ボートに接続されていることを特徴とする請求の範囲第７項に記載のパルス符号変調デシタル自動ブランチ交換局。９、該経路制御装置が各々が１個の変換制御回路及び該データ記憶装置に接続されている複数の経路制御回路を含み、；また該データ転送システムか複数の並列デジタルアドレスバスを含み、この並列デジタルアドレスバスによって全ての該経路制御回路及び該順序制御装置か相互接続されており、またこれによって個々の呼に関与するボートを同定するタイムスロットアト′レスデータが該経路制御回路間を転送されることを特徴とする請求の範囲第７項に記載のパルス符号変調デジタル自動ブランチ交換局。１０、該データ記憶装置が各々の経路制御回路に対して少なくとも１つ割り当てられるよう複数のデータ記憶装置より構成されており、全ての該データ記憶装置がデータバスによって相互接続されていることを特徴とする請求の範囲第９項に記載のパルス符号変調デジタル自動ブランチ交換局。１１、各々のデータ記憶装置か二重構造を持ち、該二重構造がある１つの変換制御回路によって処理される該入力変換回路に接続されたＭ個の入力を持つ１個の入力データ記憶装置、及び該同一の変換制御回路によって処理される該出力変換回路に接続されたＭ個の出力を持つ１個の出力データ記憶装置から構成され、各々の入力データ記ｔ５を装置が並列デジタルデータ信号を該データハスに出力するように採用されており、また各々の出力データ記ｔａ　ｈ　＆が該データハスからの並列デシタルデータ信号を記録ずるように採用されていることを特徴とする請求の範囲第１０項に記載のパルス符号変調デジタル自動ブランチ交換局。】２，各々の変換制御回路が２個の入力変換装置及び２個の出力変換装置に接続されておりまたこれを起動し、また各々の入力変換装置及び各々の出力変換装置が８個の通信ボートに接続されていることを特徴とする請求の範囲第１１項に記載のパルス符号変調デジタル自動ブランチ交換局。１３、該データ転送システムが該順序制御装置及び該経路制御装置に接続されたマルチビ，ソト並列デジタノレ送信アドレスバスを含み：また該順序制御装置が該送信アドレスバスに接続された送信アドレス発振器を含み、これによって各々が１個の特定の通信ボートを同定するデジタル並列マルチビット送信アドレスが生成され、また各々のタイムスロットに割り当てられたボートを同定するため、該複数の送信アドレスが、連続的にサイクルで繰り返されるシーケノスにて各々のタイムスロットにおいて１アドレスづつ該送信バスに送くられることを特徴とする請求の範囲第１、第２、第３、あるいは第４項のいずれかに記載のパルス符号変調デシタル自動ブランチ交換局。１４、該経路制御装置が各々の通信ボートに１個つつ割り当てられたＮ個の個々の記憶顯所内に受信アドレスとして送信アドレスを記録するための受信アトレス記憶装置を含み：そして該経路制御装置かさらに送信アドレスバスからの送信アドレスを該受信アドレス記憶装置内に記録された受信アトレスと比較して、データ転送呼出しに対する任意の２個のボートを指定するための送信／受信アトレス比較装置を含むことを特徴とする請求の範囲第１３項に記載のパルス符号変調デジタル自動ブランチ交換局。１５、該受信アドレス記憶装置が各々、が限定された数のボートを処理し、またこれによって処理される各々のボートに対する記憶場所を持つ複数の受信アドレス記憶装置から構成され：該データ転送システムが全ての該受信アドレス記憶装置と該送信／受信アドレス比較装置を相互接続するマルチビット受信アドレスバスを含み；そして該送信／受信アドレス比較装置が該送信アドレスバス上の該送信アドレスの制御下において該複数の受信アドレス記憶装置内の記憶場所から赦受信アドレスバス」二に続出された受信アドレスの比較を行なうことを特徴とする請求の範囲第１４項に記載のパルス符号変調デジタル自動ブランチ交換局。１６、該データ記憶装置か複数のデータ記ｔα装置から構成され、該データ記憶装置の各々か限定された数の人力変換装置及びこれに関連する出力変換装置に接続されており、また該全てのデータ記憶装置がデジタルデータバスによって相互接続されていることを特徴とする請求の範囲第１５項に記載のパルス符号変調デジタル自動ブランチ交換局。１７、各々のデータ記憶装置が１つの入力データ記憶装置及び１つの出力データ記憶装置から構成され、該記処理される各々のボートに対するＭ−ビット記憶場所を持っち、また各々のデータ転送においてデータが入力記憶装置から出力記憶装置にシフトされることを特徴とする請求の範囲第１６項に記載のパルス符号変調デジタル自動ブランチ交換局。１８、該変換制御装置か複数の変換制御回路より構成され、該制御回路か限定された数の入力及び出力変換装置に接続されておりまたこれを起動することを特徴とする請求の範囲第１６項に記載のパルス符号変調デジタル自動ブランチ交換局。１９、各々の変換制御回路が２個の入力変換装置及び２個の出力変換装置に接続されておりまたこれを起動し、また各々の入力変換装置及び各々の出力変換装置が８個の通信ボートに接続されていることを特徴とする請求の範囲第１８項に記載のパルス符号変調デジタル自動ブランチ交換局。２０、電話ネットワークあるいは類似の通信ネットワークに使用されるパルス符号変調デジタル自動ブランチ交換局であって、Ｎ個の通信ボートを定義するライン接続装置：各々が複数の該通信ボートに接続されており、また各々か片方の通信ボートにて受信された入力信号を代表するＭ −ビット並列デジタルデータ信号の多重シーケンスを生成する一連の人力多重変換装置：各々か片方の人力変換装置によって処理される該複数の通信ボートに接続されており、Ｍ−ビット並列デジタルデータ信号を複数の出力信号に変換し、また該複数の出力信号を該複数の通信ボートに選択的に送くる対応する一連の出力デマルチプレクス変換装置；該通信ボートの各々、並びに該入力変換装置及び該出力変換装置に接続されており、各人力変換装置及びそれに関連する該出力変換装置を所定の期間の多重スキャノサイクルに従って該人力及び該出力信号の特性によって決定される多重変換速度にて起動させるための変換制御装置：該人力変換装置及び該出力変換装置に接続されており、少なくとも１つの記憶場所が各通信ボートと関連されている少な（ともＮ個のＭ−ビット記憶場所を持つデータ記憶装置；及び該変換制御装置及び該データ記憶装置に接続されており、データ転送呼出しに対し任意の可能な全ての２個のボートの組み合わせを指定し、また並列Ｍ−ビ・ソトデジタル信号を呼があった片方のボートに対する記憶場所から該呼に対する他方のボートに対する記憶場所に移動させる第１のシリーズの伝送、及びＭ−ビ・ソト並列デジタルデータ信号を該他方のボートの記憶場所から該呼のあった該片方のボートに対する記憶場所に移動させる第２のシリーズの伝送を実行させるため該データ記憶装置を起動するための経路制御装置を含む、１つの入／出力システム：及び該データ記憶装置に接続されており、該データ記憶装置内のある記憶場所に記録さａ−ｔデジタルデータ信号を該データ記憶装置の他の場所に転送するためのＭ −ビット並列デジタルデータバス；該経路制御装置に接続されたマルチビット並列デジタル送信アドレスバス：該送信アドレスバスに接続されており、１つの送信アドレス及びそのタイムスロットが各々の通信ボートを同定する少な（ともＮ個の転送タイムスロットから構成される所定の期間の１回の転送サイクルにおいて、該送信バスに１シーケノスのマルチビット並列デジタル送信アドレスを供給する順序制御装置；該経路制御装置に接続された少なくとも１個のマルチビット並列デジタル受信アドレスバスより構成される受信アドレスバス装置：オヨび該データバス、該送信アドレスバス１、及び該受信アドレスバスに接続されており、該データバスから送（られた呼ボートアドレスを該送信アドレスバス上の該被呼ボートのタイムスロットを同定する該送信アドレスと比較してこの間のマツチを検出するためのアドレス復号装置を含み：該アドレス復号装置がさらに受信アドレス出力装置を含み、該受信アドレス出力装置がマツチが検出された時被呼ボートアドレスを該受信アドレスバス上に送くることにより、該経路制御装置をイネーブルさせ、これによって各呼のにおいて呼のあった呼ボートの転送タイムスロットにおいて片方の一連のデータの転送が起こり、また該呼に対する被呼ボートの転送タイムスロットにおいて他の一連のデータ転送が起こるよう該データ紀ｆｉ！装置が制御される１つのデータ転送システム：より構成されることを特徴とするパルス符号変調デジタル自動ブランチ交換局。２１、各転送タイムスロットに対する該期間が実質的に１マイクロ秒より短（、また該多重スキャンサイクルの該期間が該転送すイクルの該期間と等しいことを特徴とする請求の範囲第２０項に記載のパルス符号変調デジタル自動ブランチ交換局。２２、各々の人力変換装置が複数の通信ボートをアナログにデジタル変換器と接続する１個のマルチプレクサ−を含み；また各々の入力変換装置が片方が該マルチプレクサ−と同一のボートに接続されているデマルチプレクサ−に接続されたＤ／Ａ変換器を含むことを特徴とする請求の範囲第３項に記載のパルス符号変調デシタル自動ブランチ交換局。２３、該受信アドレスバス装装置が各々該アドレス復号装置、該順序制御装置、及−び該データ記ｒｉｉ装置を接続する１つのマルチビット並列受信アドレスバス及び１つのマルチビット並列デジタル補助受信アドレスバスを含み：そして該アドレス復号装置か−さらにマツチが検出された時被呼ボートアドレスを該補助受信アドレスバスに送くる補助受信アドレス出力装置を含み；該経路制御装置が各通信ボートに対して１個の記憶場所を持つ受信アドレス記憶装置を含み、該受信アドレス記憶装置によって被呼ボートアドレスが呼ボートに対する受信アドレスとして記録され、また呼アドレスが各呼に対する被呼ボートに対する受信アドレスとして記録されることを特徴とする請求の範囲第２０１第２１あるいは第２２項のいずれかに記載のパルス符号変調デジタル自動ブランチ交換局。２４、該経路制御装置が受信アドレスが記録される受信アドレス記憶場所に割り当てられたボートに対する転送タイムスロットにおいて該受信アドレス記憶装置内に記録された各々の受信アドレスを該受信アドレスバス上に読出すための装置から構成され：またそして該経路′ＪＩ４御装置がさらに該送信アドレスバスがらの送信アドレスを該受信アトレ・スバス上の受信アドレスと比較して、あるデータ転送呼出しに対し任意の２個のボートを指定するための送信／受信アドレス比較装置を含むことを特徴とする請求の範囲第２４項に記載のパルス符号変調デジタル自動ブランチ交換局。２５、該データ転送システムがさらに該経路制御装置を相互１１続するシステム制御バス、該順序制御装置、及びアドレス復号装置を含み、これによってその転送タイムスロットにおいて各々のボートに対するオンフック、オフフック、及びリングリレーの状態に関する情報が該順序制御装置及び該アドレス復号装置に送くられ；該データ転送システムがさらに該順序制御装置を該データ記憶装置に接続する１つのＭ−ビット並列デジタルトーンデータバスを含み；該順序制御装置がさらに発信音、話中トーンを生威しこれらのトーンをＭ−ビット並列デジタルデータ語として適訳的に該トーンデータバスに送くる１つのトーン発振器を含み；そして表順序制御装置が６′らに該記憶装置に接続されたトーノイネーブル制御装鯉を含み、これによってｔデータ記憶装置が起動され、１１２のデータ転送の際に発信音あるいは話中トーン状態が受信されるたびに該デ←タバスからのデジタルデータ信号が該トーンデータバスふらの適当なトーンデータと交換されることを特徴とする請求の範囲第２４項に記載のパルス符号変調デジタル自動ブランチ交換局。２６、該データ記憶装置が複数のデータ記憶装置から構成され、該データ記憶装置の各々が用定された数の人力変換装置及びこれに関連する出力変換装置に接続されており、また全ての該データ記ｔｉｌ　Ｋ置が該デジタルデータバスによって相互接続されていることを特徴とする請求の範囲第２５項に記載のパルス符号変調デジタル自動ブランチ交換局。２７、各々のデータ記憶装置が１つの入力データ記憶装置及び１つの出力データ記憶装置から構成される装置卸される各々のボートに対するＭ−ビット記憶場所をもち、また各々のデータ転送においてデータが入力記憶装置から出力紀憧装Ｗにシフトされることを特徴とする請求め範囲第２６項に記載のパルス符号変調デジタル自動ブランチ交換局。２８、該変換制御装置が複数の変換制御回路より構成され、各々の該変換制御回路が限定された数の人力及び出力変換Ｈ　ａに接続されておりまたこれを起動させることを特徴とする請求の範囲２５項に記載のパルス符号変調デシタル自動ブランチ交換局。２９、各々の変換制御回路が２個の入力変換装置及び２個の出力変換装置に接続されておりまたこれを起動し、また各々の入力変換装置及び各々の出力変換装置が８個の通信ボートに接続されていることを特徴とする請求の範囲第２８項に記載のパルス符号変調デシタル自動ブランチ交換局。３０、該経路制御装置か各々か１個の変換制御回路及び該データ記憶装置に接続されている複数の経路制御回路を含むことを特徴とする請求の範囲第２８項に記載のパルス符号変調デシタル自動ブランチ交換局。３１、該データ記憶装置か各々の経路制御回路に対して少なくとも１つ割り当てられるよう複数のデータ記憶装置より構成されており、全ての該データ記憶装置かデータバス↓こよって相互接続されていることを特徴とする請求の範囲第３０項に記載のパルス符号変調デジタル自動ブランチ交換局。３２、各々のデータ記憶装置が二重構造を持ち、該二重構造かある１つの変換制御回路によって処理される該入力変換回路に接続されたＭ個の入力を持つ１個の入力データ記ｔα装置、及び絞量−の変換制御回路によって処理される該出力変換回路に接続されたＭ個の出力を持つ１個の出力データ記憶装置から構成され、各々の入力データ記す、α装置が並列デジタルデータ信号を該データバスに出力するように採用されており、また各々の出力データ記憶装置か該データバスからの並列デジタルデータ信号を記録するように採用されていることを特徴とする請求の範囲第３１項に記載のパルス符号変調デジタル自動ブランチ交換局。３３、各々の変換制御回路か２個の入力変換装置及び２個の出力変換装置に接続されておりまたこれを起動し、また各々の入力変換装置及び各々の出力変換装置か８個の通信ボートに接続されていることを特徴とする請求の範囲第３２項に記載のパルス符号変票デジタル自動ブラ／ヂ交換局。３４、電話ネットワークあるいは類似の通信ネットワークに使用されるパルス符号変調デジタル自動ブランチ交換局であって、Ｎ個の通信ボートを定義するう”イン接続装置；各々が複数の該通信ボートに接続されており、また各々か片方の通信ボートにて受信された入力信号を代表するＭ−ビット並列デジタルデータ信号の多重シーケンスを生成する人力多重変換装置：各々が該複数の通信ボートに接続されており、Ｍ−ビット並列デジタルデータ信号を複数の出方信号に変換し、また該複数の出力信号を該複数の通信ボートに選択的に送くる複数の出カデマルチプレクス変換装置；該人力変換装置及び該出方変換装置に接続されており、該人力変換装置及び該出力変換装置を該入力及び該出力信号の特性によって決定される多重変換速度にて起動させるための変換制御装置；該人力変換装置及び該出方変換装置に接続されており、１つの記憶場所が各通信ボートと関連されでいる少なくともＮ個のＭ−ピッ）記憶摂理を持つデータ記憶装置；及び該変換制御装置及び該データ記憶装置に接続されており、データ転送呼出しに対し任意の可能な全ての２個のボートの組み合わせを指定し、またデジタル信号を呼があった片方のボートに対する記憶場所から該呼に対する他方のボートに対する記憶場衝に移動させる第１のシリーズの伝送、及びデジタルデ〜り信号を該他方のボートの記憶場所から該呼のあった該片方のボートに対する記憶場所に移動させる第２のシリーズの伝送を実行させるため該データ記憶装置を起動するための経路制御装置を含む、１つの人／出カシステム：及び該データ記憶装置に接続されており、該データ記憶装置内のある記憶場所に記録されたデジタルデータ信号を該データ記憶装置の他の場所に転送するためのＭ− ビット並列デジタルデータバス；各タイムスロットが実質的に１マイクロ秒以下の各転送アドレスに対して１つのタイムスロットを持つ所定の期間の転送サイクル内で全シーケンスが繰り返えされる各ボートに対して１つの少なくともＮ個のマルチビット並列デジタル転送アドレスの繰り返しシーケンスを生成するための送信アドレス発生装置該送信アドレス発生器を該経路制御装置に接続するマルチビット並列デジタル送信アドレスバス該送信アドレスバス及び該データバスに接続された該データバスからの被呼ボートを同定するデータを該送信アドレスバス上１の該送信アドレスと比較するアドレス比較装置を含むアドレス復号装置：及び該アドレス復号装置及び該経路制御装置を相互接続し、呼のあった片方のボートに割り当てられた転送タイムスロットにおいてデータ転送の第１のシリーズの伝送が起こり、該呼に対する他方のボートに割り当てられた転送タイムスロットにおいてデータ伝送の第２のシリ−ズの伝送が起こるようなタイミングにて該制御装置かイネーブルされるよう呼及び被呼ボード−のアドレスを該経路制御装置に送くるマルチビット並列デジタル受信アドレスバス装置を含む：１つのデータ転送システム：より構成されることを特徴とするパルス符号変調デジタル自動ブランチ交換局。３５、各転送タイムスロットの期間が１マイクロ秒以下であり：該入力変換装置が限定された数のボートにそれぞれ接続された一連のデマルチプレクサ−より構成され；該出力変換装置が該マルチプレクサ−の１つが接続されているのと同一のボートにそれぞれ接続された対応する一連のデマルチプレクサ −より構成され：誤変換制御装置か各々のマルチプレクサ−を所定の多重スキャノサイクルに従って起動させ；そして該多重スキャンサイクルの期間が該転送サイクルの期間に等しいことを特徴とする請求の範囲第３４項に記載のパルス符号変調デジタル自動ブランチ交換局。３６、該経路制御装置が各々の通信ボートに１個うつ割り当てられたＮ個の個々の記憶場所内に受信アドレスとして送信アドレスを記録するだめの受信アドレス記憶装置を含み；そしてＭ経路制御装置かさらに送信アドレスバスからの送信アドレスを該受信アドレス記憶装置内に記録された受信アドレスと比較して、データ転送呼出しに対する任意の２個のボートを指定するための送信／受信アドレス比較装置を含むことを特徴とする請求の範囲第３４あるいは３５項のいずれかに記載のパルス符号変調デジタル自動ブランチ交換局。３７、該受信アドレス記憶装置が各々が限定された数のボートを処理し、またこれによって処理される各々のボートに対する記憶場所を持つ複数の受信アドレス記憶装置から構成され；そして該送信／受信アドレス比較装置が該送信アドレスバス」二の該送信アドレスの制御下において該複数の受信アドレス記憶装置内の記ｔｆｉ場所から該受信アドレスバス上に読出された受信アドレスの比較を行なうことヲ特徴とする請求の範囲第３６項に記載のパルス符号変調デジタル自動ブランチ交換局。３８、該データ転送システムがさらに該経路制御装置を相Ｔｉ、接続するシステム制御バス及びアドレス復号装置ヲ含ミ、コレニよってその転送タイムスロットにおいて各々のボートに対するオンフック、オフフッタ、及びリングリレーの状態に関する状態が該アドレス復号装置に送くられ：該データ転送システムがさらに該データ記憶装置に接続された１つのＮ１−ビット並列テジタルトーンデータバスを含み；該データ転送システムがさらに発信音、話中トーンを生成しこれらのトーンをＭ −ビット並列デジタルデータ語として選択的に該トーンデータバス゛に送くる１つのトーン発振器を含み：そして該データ転送システムヵ交さらに該記憶装置に接続されたトーンイネーブル制御装置を含み、これによって該データ記憶装置か起動され、第２のデータ転送の際に発信音あるいは話中トーン状態が受信されるたびに該データバスからのデジタルデータ信号が該トーンデータバスからの適当なトーンデータと交換されることを特徴とする請求の範囲第３７項に記載のパルス符号変調デジタル自動ブランチ交換局。３０、パルス符号変調デジタル自動ブランチ交換局に接続されたＮ個の複数の通信ボートの２ボ一ト間のデータの選択的伝送方式であって、Ａ、各々のボート上に受信されたデータ信号をＮ個よりかなり小さな複数の他のボート上に受信されたデータ信号と所定の多重化スキャノ速度に従って多重化し：Ｂ、各々の多重化データ信号を即定の形式のＭ−ビット並列デジタルデータ信号に変換し：Ｃ３該多重化デジタルデータ信号をデータ記ｔａ　Ｗ構内の送信側ボートに指定されている第１の記憶場所に記録し；Ｄ、少なくともＮ個の個々のタイムスロットを持つ反復転送タイムサイクル内の送信側ボートに割り当てられたタイムスロットにおいて各々の記録されたデジタルデータ信号をＭ−ビット並列データバス上に読出し；Ｅ、送信側のボートに割り当てられたタイムスロットにおいて該データバス上からの各々のデジタルデータ信号を記憶装置内の着信側のボートに割り当てられた第２の記憶場所に書込み；そしてＦ、該データ信号を復号化し、そして各々の復号化されたデータ信号を着信側ボートに送くるステップより構成され；全てのＮ個に対する該転送タイムサイクル期間が該多重化スキャノ速度と等しく、また各々の転送サイクル期間か１マイクロ秒以下であることを特徴とするパルス符号変調デジタル自動ブランチ交換局に接続された２ボ一ト間のデータの選択的伝送方式。４０、請求の範囲第３９項に記載のパルス符号変調デジタル自動ブランチ交換局内のデータボート間のデータの選択的送信方式において、該通信ボートの少なくともいくつかが電話あるいは類似のアナログ音声を伝送するボートであり、ステップＢかＡ／Ｄ変換を含み、さらにＧ、ｉｆｆｆｆ−トに送（られる各々のデジタルデータ信号をステップＦの萌にアナログ形式に変換するステップを含むことを特徴とするデータポート間のデータの選択的送信方式。