JPS59218987A - Electronic timepiece with memo - Google Patents
Electronic timepiece with memoInfo
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- JPS59218987A JPS59218987A JP58093585A JP9358583A JPS59218987A JP S59218987 A JPS59218987 A JP S59218987A JP 58093585 A JP58093585 A JP 58093585A JP 9358583 A JP9358583 A JP 9358583A JP S59218987 A JPS59218987 A JP S59218987A
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- Japan
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- memory
- day
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- memo
- processing
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- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G11/00—Producing optical signals at preselected times
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electric Clocks (AREA)
- Electromechanical Clocks (AREA)
Abstract
Description
【発明の詳細な説明】
本発明は、メモ碌能と、少なくともカレンダー機能、又
はアラーム機能が連動した電子時計に関する。さらには
、その入力手段を改善しIC電子時計に間する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an electronic watch that has a memo function and at least a calendar function or an alarm function. Furthermore, the input means will be improved and used for IC electronic watches.
従来のメモ機能付電子時計は、単にメモが記憶できるだ
けであシ、カレンダー機能や、アラーム機能とメモ機能
が連動しているものはなかった。Conventional electronic watches with a memo function can only store memos; none have a calendar function or a memo function that is linked to an alarm function.
また、その入力手段も少ない時計のスイッチを用いて行
なっていたため、大変人力のしにくいものであった。In addition, the input means used was a small number of switches on a watch, making it extremely difficult to do so manually.
本発明は、上記欠点を克服し、生活に便利な入力の容易
なメモ付電子時計を提供することにある以下、図面に従
って本発明を説明する。An object of the present invention is to overcome the above-mentioned drawbacks and provide an electronic watch with a memo that is convenient for daily life and allows easy input.
第1図1は1本発明の一実施例である電子時計の機能を
説明するものである。FIG. 1 illustrates the functions of an electronic timepiece which is an embodiment of the present invention.
第1図(cL)は、時刻表示状態を示すもので、本例で
は、3月31日水曜日、午前10時58分を示している
。第1図(6)は、メモ表示状態金示すものであり、3
月31日水曜日、の9時30分に会議、12時に昼食と
いうメモが表示さiている。FIG. 1 (cL) shows the time display state, and in this example, it shows 10:58 a.m. on Wednesday, March 31st. Figure 1 (6) shows the memo display state, 3
A memo says there will be a meeting at 9:30 a.m. and lunch at 12 p.m. on Wednesday, March 31st.
更に説明すnば、3月31日水曜日という情報は、時刻
情報から自動的に移さnたもので、同様に表示最下段の
4月1日木曜日という情報も電子時計内部で演算さnた
ものである。To explain further, the information that Wednesday, March 31st is automatically transferred from the time information, and similarly, the information that is Thursday, April 1st at the bottom of the display is also calculated within the electronic clock. It is.
また、9時30分の前に記入さ!している”*”は、9
時30分にアラームが鳴ることを意味する。Also, fill it out before 9:30! "*" means 9
This means that the alarm will go off at 1:30 p.m.
反対に、12時OO分の前には′*”が無いので12時
OO分にはアラームは鳴らない。On the other hand, since there is no '*' before 12:00, the alarm will not sound at 12:00.
この様に、本実施例による電子時計は、メモ中にアラー
ム時刻が説定でき、更に、自動的にメモ中にカレンダー
C月、日、曜〕を挿入表示する々幾能を有する。As described above, the electronic watch according to the present embodiment has the ability to set the alarm time in the memo and also automatically insert and display the calendar C (month, day, day of the week) in the memo.
第2図は、本発明の一実施例のハードウェアのブロック
図を示すもので、プログラムが記憶さnている第1のメ
モリ1、現在の時刻情報が記憶さnている第2のメモリ
2、メモ同容を記憶する第3のメモリ3、表示、スピー
カ等よシ惜成さnる出力手段4、受信回路、スイッチ入
力回路等ニジ構成さnる入力手段5、及び上記全てのブ
ロック1〜5が接続さn1演算処理を行なうaPtr6
よシ構厄さnている。FIG. 2 shows a hardware block diagram of an embodiment of the present invention, in which a first memory 1 stores a program, a second memory 2 stores current time information, and the second memory 2 stores current time information. , a third memory 3 for storing memo contents, an output means 4 including a display, a speaker, etc., an input means 5 including a receiving circuit, a switch input circuit, etc., and all the blocks 1 mentioned above. ~5 is connected and aPtr6 performs n1 operation processing
There's a lot of trouble.
第3図は、第2図を詳細に説明したもので、第1のメモ
リ1のデータ出力端子はインストラクション、デコーダ
620入力端子に接続さ几ておシ、インストラクション
、デコーダ62の一部の出力端子は、演算処理回路63
のコントロール入力端子に接続さてし、他の出力端子は
コントロール入力端子を介して、第2メモリ2、及び第
3メモリ3のアドレス入力端子、アラーム駆動回路41
、表示駆動回路43、受信回路51、スイッチ入力回路
53の各コントロール入力端子に接続さnている。FIG. 3 is a detailed explanation of FIG. 2, in which the data output terminal of the first memory 1 is connected to the input terminal of the instruction decoder 620, and the data output terminal of the first memory 1 is connected to the input terminal of the instruction decoder 620. is the arithmetic processing circuit 63
The other output terminals are connected to the control input terminals of the second memory 2 and the third memory 3, and the alarm drive circuit 41 via the control input terminals.
, the display drive circuit 43, the reception circuit 51, and the switch input circuit 53.
演算処理回路63、第2のメモリ2、第3のメモリ3の
双方同人出力端子は、各々データノくス8に接続さnて
いる。さらにデータバス8は、アラーム駆動回路41、
表示駆動回路43の入力端子に、受信回路51、スイッ
チ入力回路53の出力端子に各々接続さ几ている。The output terminals of both the arithmetic processing circuit 63, the second memory 2, and the third memory 3 are connected to the data node 8, respectively. Further, the data bus 8 includes an alarm drive circuit 41,
The input terminal of the display drive circuit 43 is connected to the output terminal of the receiving circuit 51 and the switch input circuit 53, respectively.
割込制御回路64は、タイマー65、スイッチ入力回路
53、受信回路51の各々の割込要求出力端子と接続さ
nておシ、その出力は、プログラムカウンタ61の入力
端子に接続さ1、プログラムカウンタ61の出力端子は
、第1のメモリエリアドレス入力端子に接続さnている
。The interrupt control circuit 64 is connected to the interrupt request output terminals of the timer 65, the switch input circuit 53, and the receiving circuit 51, and its output is connected to the input terminal of the program counter 61. The output terminal of the counter 61 is connected to the first memory area address input terminal.
以上の横取において、その動作を説明する。The operation of the above stealing will be explained.
本実施例のシステムは、通常待期状態にあり、タイマー
65の出力である1分割込要求信号、スイッチ54が操
作さnfc時、スイッチ入力回路53よ多発生するスイ
ッチ割込要求信号、外部より信号が送らnた時、受信回
路51から発生する受信割込要求信号のいづnか1つが
発生した場合、割込制御回路64が、各々の割込に対し
て割シつけらn7Cプログラム上のアドレスを、プログ
ラムカウンタ61にセットし、起動をかけることにより
動作状態になる。The system of this embodiment is normally in a standby state, and receives a 1-divided request signal which is the output of the timer 65, a switch interrupt request signal which is generated frequently from the switch input circuit 53 when the switch 54 is operated, and a switch interrupt request signal which is generated from the outside. When a signal is sent, if one of the reception interrupt request signals generated from the reception circuit 51 is generated, the interrupt control circuit 64 assigns each interrupt to the interrupt request signal on the n7C program. By setting the address in the program counter 61 and activating it, it becomes operational.
第4図は、本システムの動作のシステムフローチャート
をまとめたもので、発生した割込によシ、−分割込処理
ルーチン11、受信割込み処理ルーチン12、スイッチ
割込処理ルーチン13の3′9.0処理ルーチンがスタ
ートする様子を示し、最後に表示処理ルーチン14を実
行した後、再び待機状態15に戻ることを示している。FIG. 4 summarizes the system flowchart of the operation of this system, and shows the system flowcharts 3'9 and 3'9 of the interrupt processing routine 11, the reception interrupt processing routine 12, and the switch interrupt processing routine 13. It shows how the 0 processing routine starts, and finally returns to the standby state 15 after executing the display processing routine 14.
次に、本発明の特徴である上記−分割込処理ルーチン1
1について第5図を用いて説明する。Next, the above-mentioned division processing routine 1, which is a feature of the present invention, will be described.
1 will be explained using FIG.
−分割込処理ルーチンの最初に、時刻桁上処理16が実
行さ几、第2メモリ2に記憶さnている分情報に1″′
が加算さし110分桁〜月まで必要に応じて桁上処理が
実行さγしる。- At the beginning of the division processing routine, the time digit increment processing 16 is executed, and the minute information stored in the second memory 2 is added to 1'''.
Carry processing is executed as necessary from the 110th minute digit to the month.
次に、第3のメモリ3に記憶さしているデータの中から
、%足時刻情報を検索する処理17が実行さnる。この
検索は、(1)第2メモリ2に記憶さルている月、日1
青報を読み出す。(2)前記月1日に対応する第3のメ
モリ3の領域全検索する。(3)前記領域内で′*″が
付いた時刻情報全検索するというステップで実行さn1
第6図に示さnる第3メモリ3の内容例では、9時30
分という情報が結果として検索さnる。次に前記9時m
分という情報と、第2メモリ2に記憶さnている現時刻
情報5全比較する一部チェック処理18が実行さnl一
致していnば、アラーム駆動回路41ftセットし、ス
ピーク42ヲ鳴らす警告音発生処理19が実行さnl一
方一部していなけnば、次のステップ(至)へ飛ぶ。次
のステップは、現時刻が午前12時oo分でちるか否か
をチェックする処理20であり、もし、そうでら几ば、
3月31日に和当する第3のメモリ3の領域を消去し、
新たに1t月先の月2日である4月31日の曜日を計算
し、”4−31/S U IJ Wという情報を第3メ
モリ304月30日の次の領域に書き込む処理21ヲ実
行する。反対に、午前12時00分でない場合は、次の
表示処理ルーチン14へ飛ぶ。Next, a process 17 is executed to search for % time information from the data stored in the third memory 3. This search consists of (1) month, day 1 stored in second memory 2;
Read out the blue report. (2) Search the entire area of the third memory 3 corresponding to the first day of the month. (3) Executed in the step of searching all time information marked with ``*'' in the area n1
In the example of the contents of the third memory 3 shown in FIG.
The information about minutes is retrieved as a result. Next, at 9 o'clock
A partial check process 18 is executed to compare the minute information and the current time information 5 stored in the second memory 2. If they match, the alarm drive circuit 41 is set and the Speak 42 sounds an alarm sound. If the generation process 19 is not partially executed, the process jumps to the next step. The next step is a process 20 that checks whether the current time reaches 12 o'clock in the morning or not, and if so, then
Erase the area of the third memory 3 that will be distributed on March 31st,
Execute process 21 to newly calculate the day of the week of April 31st, which is the 2nd day of the month 1t months ahead, and write the information "4-31/S U IJ W to the area next to April 30th in the third memory 30. On the other hand, if it is not 12:00 a.m., the process jumps to the next display processing routine 14.
・ 以上が、動作説明でろるが、以下にX発明のもう
一つの特徴である受信回路部51について第7図を用い
て説明する。- Although the above is an explanation of the operation, the receiving circuit section 51, which is another feature of the X invention, will be explained below using FIG. 7.
受信コイル52は、一端を接地点103に接続され、他
端は、一端を接地点103に接R5,”、さ7t、たコ
ンデンサ31の他端と、コンパレータ34の十入力端子
に各々接続さ几ている。ダイオード32は比較用基単電
位を発生するためのもので、その陽極電極は接地点10
3に、陰極電極は、一端を電源端子100に接続さ−n
だ抵抗33の他端と、コンパレータ34の一入力端子に
各に接続さ!している。D型フリップフロップ35 、
33 (以下D−F/Fと略す)のクロック端子は各々
クロック端子は各々クロック信号入力端子101に、リ
セット端子は各々、コンパレータ34の出力に接続さし
ている。The receiving coil 52 has one end connected to the ground point 103, and the other end connected to the ground point 103, the other end of the capacitor 31, and the input terminal of the comparator 34, respectively. The diode 32 is for generating a comparison base single potential, and its anode electrode is connected to the ground point 10.
3, the cathode electrode has one end connected to the power supply terminal 100 -n
The other end of the resistor 33 and one input terminal of the comparator 34 are connected to each other! are doing. D type flip-flop 35,
33 (hereinafter abbreviated as D-F/F) are each connected to the clock signal input terminal 101, and the reset terminal is connected to the output of the comparator 34.
さらに、D−F/F33のデータ端子は、電源端子10
0に、そのQ出力端子はD −F / F 36のD入
力端子に各々接続さnている。シリアル/パラレル−デ
ータ変換機能付エンコーダ38のデータ入力pH11子
は、D −F/F 360) Q、出力端子と接続さn
ている。また、lO5は、エンコーダ37の割込要求出
力端子で割込制御回路64に104は、エンコーダ37
用のクロック信号入力端子に、102は、エンコーダ出
力端子でデータバスに各々接続さしている。Furthermore, the data terminal of the D-F/F33 is the power supply terminal 10.
0, their Q output terminals are connected to the D input terminals of D-F/F 36, respectively. The data input pH11 of the encoder 38 with serial/parallel data conversion function is connected to the D-F/F 360) Q and output terminal.
ing. Further, lO5 is an interrupt request output terminal of the encoder 37, and 104 is an interrupt request output terminal of the encoder 37.
102 is an encoder output terminal connected to a data bus.
第8図は、第7図における各部のタイムチャー。FIG. 8 is a time chart of each part in FIG.
トである。同図ニジ明らかな様に、受信コイル52に信
号が発生している時間だけり、、−F/F3Gの出力は
at 11s″となシ、クロック信号入力端子104か
ら入力さrしるクロックに同期して、エンコーダへ読み
込壕nる。It is. As is clear from the figure, the output of the -F/F3G is at 11s'' during the time that the signal is generated in the receiving coil 52, and the output of the -F/F3G is at 11s'', and the clock signal input from the clock signal input terminal 104 is The data is read into the encoder in synchronization.
第9図は、不発明の他の実施列であシ、第1メモリ1、
第2メモリ2、第3メモリ3が同一アドレスバス201
、データバス2021c 1妾rtにす几テいる例を示
すものであるが、その動作は第3図の実施例のものと同
様である。FIG. 9 shows another embodiment of the invention, the first memory 1;
The second memory 2 and the third memory 3 have the same address bus 201
, the data bus 2021c is connected to one concubine rt, and its operation is similar to that of the embodiment shown in FIG.
以上、述べたように本プら明に工rしは、メモ機能と、
アラーム機能、カレンダー号・没能が連動し′fc電子
時計が実現さ几、笑用件の旨いメモ時計が提供さnる。As mentioned above, the main features of this book are the memo function,
By linking the alarm function, calendar number, and function, the FC electronic clock is realized, providing a memo clock that is useful for business purposes.
また、入力手段として受信回路全侃1えているため、電
磁波を媒体として各部装置からの入力も可能であシ、キ
ーボード装置音響カプラーr介して電話回朽1の利用等
も可能となる。In addition, since the entire receiving circuit is provided as an input means, it is possible to input from various devices using electromagnetic waves as a medium, and it is also possible to use a telephone via a keyboard device and an acoustic coupler.
本発明は、上記機能の一部の組合せでも十分その価値全
発揮するものであシ、又、外部人力装ばによってその効
果を限定するものではない。The present invention can sufficiently exhibit its full value even with a combination of some of the above functions, and its effects are not limited by external manual installation.
第1図は、本発明の一実施例の時計機能を説明する定め
の図であり、第2図、第3図はそのハードウェア構成の
ブロック図、第4図、5図は、ソフトウェアk 説明す
るためのフローチャート、第6図は、メモ113のf)
′3容例を示す図、第7図は受信回路の一実施例を示す
図、第8図は、そのタイミングチャートである。第9図
はX発明の他の実施例である。
1゜。第1のメモリ
2、。第2のメモリ
3、。第3のメモリ
40、出力手段
5、。入力手段
5 、 、CPU
510.受信回路
520.受信コイル
以上
出願人 株式会社第二精工舎
代理人 弁理士itλ上 務
第50 千6図
第81121
d
Nθ
第q図FIG. 1 is a diagram explaining the clock function of an embodiment of the present invention, FIGS. 2 and 3 are block diagrams of its hardware configuration, and FIGS. 4 and 5 are diagrams of the software. The flowchart, Figure 6, is for memo 113 f)
FIG. 7 is a diagram showing an embodiment of the receiving circuit, and FIG. 8 is a timing chart thereof. FIG. 9 shows another embodiment of the X invention. 1°. first memory 2; second memory 3; a third memory 40, an output means 5; Input means 5, , CPU 510. Receiving circuit 520. Receiving coil and above Applicant Daini Seikosha Co., Ltd. Agent Patent Attorney ITλ Ugami No. 50 16 Figure 81121 d Nθ Figure q
Claims (1)
記憶する第1のメモリ、現時刻情報を記憶する第2のメ
モリ、及び上記入力手段を介して入力さnLデータt−
記憶する第3のメモリから構成さn、上記CPUが、上
記現時刻情報に含まnる日、又/li曜等の情報を用い
て演訂処理した本日以降の日、又は曜等の情報と、上記
第3のメモリに記憶さnているデータ全組み合わせて上
記出力手段に表示することを特徴とするメモ付電子時i
1゜(2)上記入力手段が、少なくとも受信コイル及び
受信回路よりu’Jaさn1電磁波によるデータ入力が
可能でおることを特徴とする特許請求の範囲第1項記載
のメモ付電子時計。(1) An input means, an output means, a CPU, a first memory for storing a program, a second memory for storing current time information, and nL data t- inputted through the input means.
The CPU comprises a third memory for storing information such as the day included in the current time information, or the day after today, or the day of the week, etc., which has been edited using information such as the day of the day. , an electronic timepiece with a memo, characterized in that all combinations of data stored in the third memory are displayed on the output means.
1. (2) The electronic timepiece with a memo according to claim 1, wherein the input means is capable of inputting data using u'Jasan1 electromagnetic waves from at least a receiving coil and a receiving circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58093585A JPS59218987A (en) | 1983-05-27 | 1983-05-27 | Electronic timepiece with memo |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58093585A JPS59218987A (en) | 1983-05-27 | 1983-05-27 | Electronic timepiece with memo |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59218987A true JPS59218987A (en) | 1984-12-10 |
Family
ID=14086355
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58093585A Pending JPS59218987A (en) | 1983-05-27 | 1983-05-27 | Electronic timepiece with memo |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59218987A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106094498A (en) * | 2016-06-24 | 2016-11-09 | 镇江高等职业技术学校 | A kind of magnetic suspension intelligent alarm clock control method |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5591237A (en) * | 1978-12-28 | 1980-07-10 | Seiko Epson Corp | Electronic watch incorporating receiver |
JPS5812892B2 (en) * | 1977-09-27 | 1983-03-10 | 鐘淵化学工業株式会社 | Method for producing vinyl chloride polymer |
-
1983
- 1983-05-27 JP JP58093585A patent/JPS59218987A/en active Pending
Patent Citations (2)
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JPS5591237A (en) * | 1978-12-28 | 1980-07-10 | Seiko Epson Corp | Electronic watch incorporating receiver |
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