JPS59216260A - Memory controlling system - Google Patents
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- JPS59216260A JPS59216260A JP9052583A JP9052583A JPS59216260A JP S59216260 A JPS59216260 A JP S59216260A JP 9052583 A JP9052583 A JP 9052583A JP 9052583 A JP9052583 A JP 9052583A JP S59216260 A JPS59216260 A JP S59216260A
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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Abstract
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明は、例えば、I10制御カード(入出力インタ
フェース回路部)等、小容量メモリを持つディバイスの
増設等によりメモリの実装状態が変化しても、その状態
に対する処理が簡単で、かつ、所定のメモリ容量単位で
メモリの増設が可能なメモリ制御方式に関する。[Detailed Description of the Invention] [Technical Field to which the Invention Pertains] This invention relates to a device that is used when the mounting state of memory changes due to the addition of devices with a small capacity memory, such as an I10 control card (input/output interface circuit section). The present invention also relates to a memory control method that allows easy processing of the state and allows expansion of memory in units of predetermined memory capacity.
マイクロプロセッサ等の処理装置を有する計算機システ
ムでは、複数のメモリを共通のバス上に配置して、これ
らメモリをアクセスし、所定の処理を実行することにな
る。In a computer system having a processing device such as a microprocessor, a plurality of memories are arranged on a common bus, and these memories are accessed to execute predetermined processing.
ここで、これらメモリとしては、主記憶装置として、固
定した制御プログラムやO3等を記憶するROM、そし
て、所定のプログラムや情報を記憶するRAMがあり、
さらに、小容量メモリを内蔵したディバイスとしてのI
10制御カード等のメモリがある。Here, these memories include a ROM that stores fixed control programs, O3, etc. as a main storage device, and a RAM that stores predetermined programs and information.
Furthermore, I as a device with a built-in small capacity memory
There are 10 control cards and other memories.
ここに、これらメモリは、設計上法められた限定された
アドレス空間に、最適に配置されることになる。Here, these memories are optimally placed in a limited address space determined by design.
第1図は、このようなマイクロプロセッサを主体とする
従来の代表的な計算機システムのブロック図であり、第
2図は、そのメモリ実装状態におけるアドレス空間の割
付の一例を示す説明図である。FIG. 1 is a block diagram of a typical conventional computer system mainly based on such a microprocessor, and FIG. 2 is an explanatory diagram showing an example of address space allocation in the memory implementation state.
図中、2は、マイクロプロセッサを主体とした処理装置
であって、これは、共通ハス1を介して、ROM3とR
AM4.そして、I10制御カー1−5及び6とにそれ
ぞれ接続されている。In the figure, 2 is a processing device mainly composed of a microprocessor, which is connected to a ROM 3 and an R
AM4. And, they are connected to I10 control cars 1-5 and 6, respectively.
ここで、共通バス1により決定されるアドレス空間が3
2キロワード(kW)であり、現在、ROM3が8kW
、RAM4が8kWX2=16kWで、2枚配置されて
いて、I10制御カード5及び6が所有するメモリがそ
れぞれlkWで、それぞれ実装されているものとする。Here, the address space determined by common bus 1 is 3
2 kilowords (kW), and currently ROM3 is 8kW.
, two RAMs 4 with capacity of 8kW x 2 = 16kW are arranged, and memories owned by I10 control cards 5 and 6 each have capacity of 1kW and are respectively mounted.
このような場合のアドレス空間の割付としては、第2図
に見る、その実装状態の例に示すごとく、その先頭部分
にROM3の8kWの領域が設定され、次に、I10制
御カード5及び6に対するメモリの1kWx2=2kW
の領域が設定され、空き領域の6kWを置いて、その次
に、RAM4の8kWx2=16kWの領域が設定され
ることになる。As for the address space allocation in such a case, as shown in the example of the implementation state shown in FIG. Memory 1kW x 2 = 2kW
An area of 8 kW x 2 = 16 kW of the RAM 4 is set after that, leaving a free area of 6 kW.
さて、共通パス1により設計上決まるアドレス空間につ
いて、第2図に見る割付では、次のような問題点がある
。Now, regarding the address space determined by the design of the common path 1, the layout shown in FIG. 2 has the following problems.
■、空き領域の有効な利用ができないこと。すなわち、
第2図の空き領域は、6kWであるが、一般的には、増
設し易い単位としては、8の倍数である8kW、16k
W等であり、6kWでは汎用性がない。しかも、I10
制御カード5及び6等の小容量メモリを持つディバイス
の増設によりこの空き領域が変化することもあって、こ
の空き空間は、利用し難い領域となっている。■Inability to use free space effectively. That is,
The free space in Figure 2 is 6kW, but generally the units that are easy to expand are 8kW, 16kW, which is a multiple of 8.
W, etc., and 6kW is not versatile. Moreover, I10
This free space may change due to the addition of devices with small-capacity memories such as the control cards 5 and 6, and this free space has become an area that is difficult to use.
■、ところで、計算機システムでは、プログラムなどの
暴走などの異品を検出する方式として、メモリの実装し
ていない領域(第2図の空き領域)をアクセスするとエ
ラーになるようにシステム設計されるのが一般的である
。■By the way, in computer systems, as a method for detecting abnormalities such as runaway programs, the system is designed so that an error occurs when an unimplemented area of memory (the free area in Figure 2) is accessed. is common.
第1図の例では、I10制御カード5及び6は、小容量
のメモリを内蔵しているが、処理装置2は、常に、I1
0制御カード5及び6等の小容量ディバイスの実装状!
(I10制御カード等が装着されているか否か)を知る
必要がある。In the example of FIG. 1, the I10 control cards 5 and 6 have small capacity built-in memories, but the processing device 2 always
Implementation of small capacity devices such as 0 control cards 5 and 6!
It is necessary to know (whether or not an I10 control card etc. is installed).
このような処理としては、例えば、I10制御カード等
を認識するためのデータレジスタ(又はステータスレジ
スタ)を設けておくか、プログラム上(ソフトウェア・
テーブル上)で、あらかじめ、その有無をセットしてお
(等の対策が必要となる。その結果、その処理が複雑と
なり、面倒であるという問題点がある。For example, such processing can be done by providing a data register (or status register) to recognize the I10 control card, etc., or by providing a data register (or status register) in the program (software).
It is necessary to take measures such as setting the presence/absence of the data in advance (on the table).As a result, there is a problem that the processing becomes complicated and troublesome.
この発明は、このような問題点にかんがみてなされたも
のであって、このような問題点を除去するとともに、小
容量メモリを持つディバイスの設置等に当たり、そのア
ドレス空間の割イ」及びその実装が容易で、空き領域に
汎用性あるメモリの増設が可能なメモリ制御方式を提供
することを目的とする。This invention has been made in view of these problems, and in addition to eliminating such problems, it also improves the address space allocation and implementation when installing devices with small memory capacity. The purpose of the present invention is to provide a memory control method that allows easy expansion of general-purpose memory in a free area.
このような目的を達成するためのこの発明のメモリ制御
方式の特徴は、処理装置に共通のハスで接続された第1
.第2のメモリを具えている計算機システムであって、
少なくとも第1のメモリのアドレスの一部と重複するア
ドレスを第2のメモリに割当て、重複するアドレスが指
定されたときには、第2のメモリを優先的に駆動するよ
うにしたものである。The feature of the memory control method of the present invention for achieving such purpose is that the first
.. A computer system comprising a second memory,
Addresses that overlap with at least part of the addresses of the first memory are assigned to the second memory, and when an overlapping address is designated, the second memory is driven preferentially.
このようにすることにより、共通ハスにより決まるアド
レス空間の容量に関係なく、アドレス重複状態でバスに
接続ができ、小容量メモリを持つディバイスのアドレス
空間の割付及びその実装が容易となる。しかも、重複実
装できることから、空き領域には、汎用性のあるメモリ
の増設ができることになる。By doing this, it is possible to connect to the bus in an address overlap state regardless of the capacity of the address space determined by the common bus, and it becomes easy to allocate the address space of a device having a small capacity memory and to implement it. Moreover, since it can be mounted redundantly, general-purpose memory can be added to the free space.
次に、この発明の実施例について、図面を用いて詳細に
説明する。Next, embodiments of the present invention will be described in detail using the drawings.
第3図は、この発明のメモリ制御方式を通用した計算機
システムの一実施例のブロック図であり、第4図は、そ
のアドレス空間におりノるメモリの実装状態を示す説明
図であり、そして、第5図は、第3図に示す実施例のメ
モリのアクセスの仕方を説明するタイミングチャートで
ある。なお、第3図において、第1図と同一の構成要素
は、同一の符号をもって示している。FIG. 3 is a block diagram of an embodiment of a computer system using the memory control method of the present invention, and FIG. 4 is an explanatory diagram showing the implementation state of memory in the address space. , FIG. 5 is a timing chart illustrating how the memory is accessed in the embodiment shown in FIG. In FIG. 3, the same components as in FIG. 1 are indicated with the same reference numerals.
さて1、第1図のものと第3図の実施例のとのおもな構
成上の相違点は、I10制御カード5及び6とRAM4
とが重複して同一のアドレスを所有していること、そし
て、これらI10制御カード5及び6とRAM4との間
にメモリ動作禁止線7を追加していることである。1. The main structural differences between the embodiment shown in FIG. 1 and the embodiment shown in FIG. 3 are the I10 control cards 5 and 6 and the RAM 4.
and the same address is duplicated, and a memory operation prohibition line 7 is added between these I10 control cards 5 and 6 and the RAM 4.
このメモリ動作禁止線7は、各メモリ間を接続するハス
ラインの役割を果たし、RAM4に対して重複したアド
レス空間として、I10制御カード5及び6に内蔵され
たメモリのアドレスが指定(アクセス)されたときに、
I10制御カード5及び6のメモリの駆動を優先させる
ために設けられたものであって、I10制御カード5又
は6からRAM4に対して、このメモリ動作禁止線7を
介し、RAM4の動作を禁止する信号が送出されること
になる。This memory operation prohibition line 7 plays the role of a hash line connecting each memory, and the addresses of the memories built in the I10 control cards 5 and 6 are designated (accessed) as an overlapping address space for the RAM 4. sometimes,
This is provided to give priority to driving the memories of the I10 control cards 5 and 6, and prohibits the operation of the RAM 4 from the I10 control card 5 or 6 via this memory operation prohibition line 7. A signal will be sent out.
このようにすることにより、重複したアドレスを割付ら
れたI10制御カード5及び6のメモリと、RAM4と
の間に、このメモリ動作禁止線7が主、従のメモリ関係
をつける。そして、通常は、I10制御カード5及び6
のメモリを主としてアクセスさせ、所定の情報をそこに
書込み又はそこから読出ずものである。By doing this, the memory operation prohibition line 7 establishes a master/slave memory relationship between the memories of the I10 control cards 5 and 6 to which duplicate addresses are assigned and the RAM 4. And usually I10 control cards 5 and 6
The memory is mainly accessed and predetermined information is written to or read from the memory.
次に、この計算機システムにおけるアドレス空間の割イ
\1けの一例について、従来のものである第2図と対比
して示した第4図に基づき説明する。Next, an example of address space allocation in this computer system will be explained based on FIG. 4, which is shown in comparison with FIG. 2, which is a conventional one.
第4図に示すアドレス空間32kWの実装状態の例に見
るごとく、アドレス空間の先頭部分にROM3の8kW
の領域が設定され、次に、I10制御カード5及び6に
対するメモリの1 kWX 2−2kWの領域が設定さ
れている。そして、このI10制御カード5及び6が所
有するメモリの2kWの部分に、そのアドレスの2kW
の部分が重複するごとく、RAM4の最初の8kWが配
置されている。そして、これに続いて、RAM4の第2
枚目の8kWが設置されている。その結果、予備のアド
レス空間として、8kWの領域かその後に確保される。As shown in the example of the implementation state of the address space 32kW shown in Fig. 4, 8kW of ROM3 is installed at the beginning of the address space.
, and then a 1 kW x 2-2 kW area of memory for the I10 control cards 5 and 6. Then, in the 2kW portion of the memory owned by these I10 control cards 5 and 6, the 2kW of that address is stored.
The first 8kW of RAM4 is arranged so that the parts overlap. Then, following this, the second
The second 8kW is installed. As a result, an area of 8 kW or later is secured as a spare address space.
ここで、現実のRAM4の第1枚目の領域は、6kWと
なるが、これは、あらかじめ8kWのものを設置してお
き、I10制御カー1−5又は6を取り外した場合に、
RAM4のこれに重複した対応領域を使用できるように
し一ζおいてもよく、また、基本構成としてI10制御
カート5及び6を設置する場合は、現実の実装として、
最初の1枚だけは、6kWのRAM4を設置するように
してもよい。Here, the first area of the actual RAM 4 is 6 kW, but this is possible if an 8 kW one is installed in advance and the I10 control car 1-5 or 6 is removed.
It may be possible to use a corresponding area of RAM 4 that overlaps with this, and if the I10 control carts 5 and 6 are installed as a basic configuration, as an actual implementation,
A 6kW RAM 4 may be installed in only the first one.
したがって、次に増設される小容量のメモリを持つ小容
量ディバイスは、■/○制御カード5及び6の後のアド
レス空間が割当てられ、RA M 4の第1枚目とこれ
らのアドレスとは重複したアドレスになる。Therefore, the address space after ■/○ control cards 5 and 6 is assigned to the next small-capacity device with a small-capacity memory that is added, and these addresses overlap with the first card of RAM 4. address.
なお、この場合、I10制御カード5及び6の少なくと
も一方を取り除いて、そこに、1kW〜2kW又はそれ
以上のメモリ容量を持つ小容量ディバイスを接続しても
よいことはもちろんである。In this case, it goes without saying that at least one of the I10 control cards 5 and 6 may be removed and a small capacity device having a memory capacity of 1 kW to 2 kW or more may be connected thereto.
このようにして、RAM4に対して、そのM襠部分に適
宜、小容量ディバイスを増設又は削除できるものであり
、処理装置2上での特別な処理なしに、この増設、削除
が可能となる。In this way, small-capacity devices can be added to or deleted from the RAM 4 as appropriate in the M cross section, and this addition or deletion can be made without any special processing on the processing device 2.
次に、この計算機システムのメモリ上のアクセス処理の
具体的動作を第5図のタイミングチャートに基づいて説
明する。Next, the specific operation of the memory access process of this computer system will be explained based on the timing chart of FIG.
第5図(a)は、処理装置2が共通ハス1の制御線上に
送出するメモリドライブ信号(図中、MDV)の波形を
示し、第5図(b)は、重複しないアドレス空間をアク
セスする場合のRAM4の動作波形を示し、第5図(C
)は、重複したアドレス空間をアクセスする場合のI1
0制御カード5又は6の動作波形を示すものである。FIG. 5(a) shows the waveform of the memory drive signal (MDV in the figure) sent by the processing device 2 onto the control line of the common lot 1, and FIG. FIG. 5 (C
) is I1 when accessing overlapping address spaces.
0 shows the operating waveforms of the 0 control card 5 or 6.
まず、第5図(a)において、重複して割付られていな
いRAM4のアドレスを指定して、処理装置2がメモリ
ドライブ信号を立ち下げて、“ON”状態にし、このメ
モリドライブ信号を共通バス1の制御線上に送出すると
、第5図(b)に見るごとく、RAM4は、この立ぢ下
げ信号に対して、所定時間、ディレーの後に、メモリア
クセス信号を立ち下げてそのメモリアクセスをスタート
させる。そして、処理装置2から指定されているアドレ
スに対して、所定の書込み又は読出し動作を行い、これ
が完了した時点で、その動作完了信号として、REDY
信号を共通バス1の制御線上に乗せ、処理装置2にこれ
を通知する。First, in FIG. 5(a), the processor 2 specifies the address of the RAM 4 that has not been allocated redundantly, lowers the memory drive signal, turns it into the "ON" state, and transfers this memory drive signal to the common bus. 1 on the control line, as shown in FIG. 5(b), after a predetermined time delay in response to this falling signal, the RAM 4 lowers the memory access signal and starts the memory access. . Then, a predetermined write or read operation is performed on the address specified by the processing device 2, and when this is completed, a REDY signal is sent as the operation completion signal.
A signal is placed on the control line of the common bus 1 and the processing device 2 is notified of this.
処理装置2は、このREDY信号を受けて、第5図(a
)のメモリドライブ信号を立ち上げて、これを“OFF
”状態にする。この“OF F ”状態を共通バス1を
介して受けたRAM4は、メモリアクセス信号及びRE
D’Y信号を立ち上げて、“OFF”状態として、その
動作を終了する。The processing device 2 receives this REDY signal and performs the processing in FIG. 5(a).
) and turn it off.
” state. The RAM 4, which has received this “OFF” state via the common bus 1, receives the memory access signal and the RE
The D'Y signal is raised to turn it into an "OFF" state and the operation is completed.
一方、第5図(C)に示す重複したアドレスが割付けら
れたI10制御カード5又は6のメモリをアクセスする
領域にあっては、まず、処理装置2がメモリドライブ信
号を立ち下げて、“ON”状態にし、このメモリドライ
ブ信号を送出すると、RAM4と、アクセスされる対応
のアドレスのあるI10制御カード5又は6のいずれが
対応するものがこれを受ける。すなわち、主側のメモリ
を有するI10制御カード5又は6は、処理装置2側か
ら送出されるアドレスから自己のメモリがアクセスされ
たことを知り、従側のRAM4がメモリアクセス信号を
立ち下げる(黒線部参照)前に、第5図(c)に見るご
とく、この立ち下げに対して、メモリ動作禁止信号(図
中、MLK)をメモリ動作禁止線7に乗せて、これを介
して、RAM4に送出する。On the other hand, in the area where the memory of the I10 control card 5 or 6 to which duplicate addresses are assigned as shown in FIG. ” state and sends out this memory drive signal, the RAM 4 and whichever I10 control card 5 or 6 with the corresponding address to be accessed will receive it. That is, the I10 control card 5 or 6 having the memory on the main side learns that its own memory has been accessed from the address sent from the processing device 2 side, and the RAM 4 on the slave side lowers the memory access signal (black). As shown in FIG. 5(c), in response to this fall, a memory operation inhibit signal (MLK in the figure) is placed on the memory operation inhibit line 7, and via this, the RAM 4 Send to.
これを受けたRAM4は、このメモリ動作禁止線7から
のメモリ動作禁止信号により、その動作が停止され、処
理装置2から自己のアドレスの指定があって、たとえ、
これを検知しても、メモリアクセス信号(図中、点線参
照)を発生しない。Upon receiving this, the RAM 4 stops its operation in response to the memory operation prohibition signal from the memory operation prohibition line 7, and when its own address is specified by the processing device 2, even if
Even if this is detected, a memory access signal (see dotted line in the figure) is not generated.
ここに、■10制御カード5又は6は、メモリドライブ
信号の立ち下げ後、所定時間、ディレーの後に、メモリ
アクセス信号を立ち下げて、そのメモリのメモリアクセ
スをスタートさせる。そして、処理装置2から指定され
ているアドレスに対して、所定の書込み又は読出し動作
を行い、これが完了した時点で、その動作完了信号とし
て、REDY信号を共通ハス1の制御線上に乗せ、処理
装置2にこれを通知する。Here, (10) the control card 5 or 6 lowers the memory access signal after a predetermined time delay after the lowering of the memory drive signal, and starts memory access of the memory. Then, a predetermined write or read operation is performed on the address specified by the processing device 2, and when this is completed, a REDY signal is placed on the control line of the common lotus 1 as the operation completion signal, and the processing device 2 will be notified of this.
前述と同様に、処理装置2は、このREDY信号を受け
て、第5図(a)のメモリドライブ信号を立ち上げて、
これを“OFF”状態にする。この“OFF″状態を共
通ハス1を介して受りたI10制御カード5又は6ば、
メモリアクセス信号及びREDY信号を立ち上げて、′
○FF”状態として、その動作を終了する。Similarly to the above, the processing device 2 receives this REDY signal and raises the memory drive signal shown in FIG. 5(a),
Turn this into the “OFF” state. If the I10 control card 5 or 6 receives this “OFF” state via the common lotus 1,
Raise the memory access signal and REDY signal,'
○FF” state and the operation ends.
RAM4は、この間、その動作が禁止されている。その
ため、そのREDY信号(図中、点線参照)も発生しな
い。The operation of the RAM 4 is prohibited during this time. Therefore, the REDY signal (see dotted line in the figure) is not generated either.
このようにすることにより、重複したアドレスが割当ら
れているアドレス空間において、主、従の関係で、主側
のI10制御カード5及び6のメモリが優先的にアクセ
スされる。その結果、重複部分のアドレス空間に小容量
のメモリを持つディバイスが増設されても、また、すで
に設置されているI10制御カード5又は6が削除され
ても、メモリアクセス上においての混乱は、生じない。By doing this, in the address spaces to which duplicate addresses are assigned, the memories of the I10 control cards 5 and 6 on the master side are accessed preferentially in a master-slave relationship. As a result, even if a device with a small memory capacity is added to the address space of the overlapped area, or even if the already installed I10 control card 5 or 6 is deleted, confusion in memory access will not occur. do not have.
しかも、予備として設けられる空きのアドレス空間にあ
っては、第4図に見るごとく、例えば、8kWという汎
用性のあるメモリの増設が可能となる。Furthermore, as shown in FIG. 4, in the free address space provided as a spare, it is possible to add a general-purpose memory of, for example, 8 kW.
なお、I10制御カード5又は6が装備されていなけれ
ば、I10制御カード5又は6がらメモリ動作禁止信号
が発生しないため、アドレスが重複しないときと同様に
、RAM4は、処理装置2の自己のアドレスの指定によ
り、これを検知して、その動作が行われる。Note that if the I10 control card 5 or 6 is not installed, the memory operation prohibition signal will not be generated from the I10 control card 5 or 6, so the RAM 4 will use the own address of the processing device 2 as in the case where the addresses do not overlap. By specifying this, this is detected and the corresponding action is performed.
ここに、従側であるRAM4の重複部分をアクセスした
い場合には、■/○制御カー15又は6の動作をあらか
しめ禁止状態にして行えば、自由にアクセスすることが
できるものである。Here, if it is desired to access the overlapping portion of the slave side RAM 4, the operation of the ■/○ control car 15 or 6 is prohibited in advance, and the access can be made freely.
ところで、RAM4は、この発明における第1のメモリ
の具体例の1つであり、I10制御カード5又は6が所
有するメモリは、この発明の第2のメモリの具体例の1
つである。By the way, the RAM 4 is one of the first specific examples of memory in this invention, and the memory owned by the I10 control card 5 or 6 is one of the second specific examples of memory in this invention.
It is one.
以上説明してきたが、この実施例においては、一方のメ
モリを優先的にアクセスするために、メモリ動作禁止線
7をI10制御カード5及び6とRAMとの間に設けて
いるが、これば、I10制御カード5及び6の各々のメ
モリとRAM間に直接設けてもよく、また、このような
構成によることなく、重複部分の動作に当たって、処理
装置2から共通パス1を介して、動作禁止信号をRAM
4又はI10制御カード5若しくは6に送出して、これ
らの一方の動作を禁止するようにしてもよい。As explained above, in this embodiment, in order to preferentially access one memory, the memory operation prohibition line 7 is provided between the I10 control cards 5 and 6 and the RAM. It may be provided directly between the memory and RAM of each of the I10 control cards 5 and 6.Also, without using such a configuration, an operation prohibition signal may be sent from the processing device 2 via the common path 1 when the overlapping portion is operated. RAM
4 or I10 control card 5 or 6 to inhibit the operation of one of them.
さらに、実施例では、I10制御カート5及び6側を主
とし、RAMA側を従としているが、これは、どちらか
一方を主とし、他方を従とすればよいものである。Further, in the embodiment, the I10 control carts 5 and 6 are the main side, and the RAMA side is the slave, but it is sufficient if either one is the master and the other is the slave.
したがって、この発明にあっては、どちらか一方のメモ
リが優先的に駆動されればよいと言える。Therefore, in the present invention, it is sufficient if one of the memories is driven preferentially.
また、重複するメモリの領域は、一方のメモリの全部で
なくてもよく、その一部であってもよい。Further, the overlapping memory area does not have to be all of one memory, but may be a part of it.
この場合、他の部分を、空きアドレス空間(予備領域の
空間)に割当て利用してもよいことはもちろんである。In this case, it goes without saying that other portions may be allocated and used as free address space (spare area space).
ここで、空きアドレス空間は、増設されるメモリに応じ
て、8kWに限定されず自由に設定できるものであり、
しかも、重複部分のアドレス空間の設計の仕方で、汎用
性のないメモリでも設置が可能となる。Here, the free address space is not limited to 8kW and can be freely set according to the memory to be added.
Furthermore, the design of the address spaces in the overlapping portions allows even non-universal memories to be installed.
さらに、実施例では、マイクロプロセッサを主体止した
処理装置を中心に説明しているが、この発明は、このよ
うな処理装置に限定されるものではなく、共通バス上に
複数のメモリが配置される計算機システムであればどの
ようなものにでも適用できるものである。Further, although the embodiments mainly describe a processing device mainly based on a microprocessor, the present invention is not limited to such a processing device, and can be applied to a processing device in which a plurality of memories are arranged on a common bus. It can be applied to any computer system.
以上の説明から理解できるように、この発明は、処理装
置に共通のバスで接続された第1.第2のメモリを具え
ている計算機システムであって、少なくとも第1のメモ
リのアドレスの一部と重複するアドレスを第2のメモリ
に割当て、重複するアドレスが指定されたときには、第
2のメモリを優先的に駆動するようにしているので、処
理装置が110制御カード等の小容量メモリを持つデイ
ノ\イスの実装状!3(I10制御カード等が装備され
ているか否か)を確認して処理をする必要がなく、処理
装置等の処理が簡単となり、小容量メモリを持つディバ
イスの増設、削除等が容易となる。また、空き領域の有
効な利用ができ、特に、汎用性のあるメモリの増設が可
能と−なる。As can be understood from the above description, the present invention provides a first... A computer system comprising a second memory, which allocates to the second memory an address that overlaps at least a part of the addresses of the first memory, and when an overlapping address is specified, the second memory Since it is driven preferentially, it is possible to implement a device with a small capacity memory such as a 110 control card as a processing device! 3 (whether or not an I10 control card, etc. is installed) is not necessary for processing, which simplifies the processing of the processing device, etc., and facilitates the addition or deletion of devices with small capacity memory. In addition, free space can be used effectively, and in particular, versatile memory can be expanded.
第1図は、マイクロプロセッサを主体とする従来の代表
的な計算機システムのブロック図、第2図は、そのメモ
リ実装状態におけるアトルス空間の割付の一例を示す説
明図、第3図は、この発明のメモリ制御方式を適用した
計算機システムの一実施例のブロック図、第4図は、そ
のアドレス空間におけるメモリの実装状態を示す説明図
、そして、第5図は、第3図に示す実施例のメモリのア
クセスの仕方を説明するタイミングチャート図である。
1− 共通ハス 2− 処理装置
3−ROM 4−RAM
5 、 6−I 10制御カード
7− メモリ動作禁止線
特許出願人 富士電機製造株式会社
冨士ファコム制御株式会社
代理人 弁理士 森 哲也
弁理士 内藤 嘉昭
弁理士 清水 正
弁理士 掘出 債是
第1図FIG. 1 is a block diagram of a typical conventional computer system based on a microprocessor, FIG. 2 is an explanatory diagram showing an example of the allocation of atlus space in the state of memory implementation, and FIG. 3 is an illustration of the present invention. FIG. 4 is an explanatory diagram showing the state of memory implementation in the address space, and FIG. 5 is a block diagram of an embodiment of a computer system to which the memory control method of FIG. FIG. 3 is a timing chart diagram illustrating how to access memory. 1- Common lotus 2- Processing device 3-ROM 4-RAM 5, 6-I 10 Control card 7- Memory operation prohibition line Patent applicant Fuji Electric Manufacturing Co., Ltd. Fuji Facom Control Co., Ltd. Agent Patent attorney Tetsuya Mori Patent attorney Naito Yoshiaki, Patent Attorney, Shimizu, Patent Attorney, Horide Bond Principles Diagram 1
Claims (2)
第1のメモリと、このバスに共通に接続され、少なくと
も、前記第1のメモリのアドレスの一部と重複するアド
レスを有する第2のメモリとを備える情報処理装置であ
って、前記処理装置により前記重複する部分のアドレス
が指定されたときには、前記第2のメモリを優先的に駆
動させることを特徴とするメモリ制御方式。(1) a processing device, a first memory connected to the processing device via a bus, and a first memory commonly connected to the bus and having an address that overlaps at least a part of the addresses of the first memory 1. An information processing apparatus comprising: a second memory; and a memory control method, characterized in that when the processing apparatus specifies an address of the overlapping portion, the second memory is driven preferentially.
イスに内蔵されているものであって、第1のメモリとこ
の小容量ディバイスとの間を信号線で接続し、重複する
部分のアドレスが指定されたときには、前記小容量ディ
バイスから前記第1のメモリに動作禁止信号を、前記信
号線を介して送出することにより前記第2のメモリを優
先的に駆動させることを特徴とする特許請求の範囲第1
項記載のメモリ制御方式。(2) The second memory is built in a small-capacity device connected to the bus, and the first memory and this small-capacity device are connected by a signal line, and the overlapping portion is When an address is designated, the small capacity device sends an operation prohibition signal to the first memory via the signal line, thereby preferentially driving the second memory. Claim 1
Memory control method described in section.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9052583A JPS59216260A (en) | 1983-05-23 | 1983-05-23 | Memory controlling system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9052583A JPS59216260A (en) | 1983-05-23 | 1983-05-23 | Memory controlling system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59216260A true JPS59216260A (en) | 1984-12-06 |
Family
ID=14000844
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9052583A Pending JPS59216260A (en) | 1983-05-23 | 1983-05-23 | Memory controlling system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59216260A (en) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5074349A (en) * | 1973-10-31 | 1975-06-19 | ||
JPS5714955A (en) * | 1980-06-30 | 1982-01-26 | Hitachi Ltd | Priority selection device of plural series memories |
JPS5941069A (en) * | 1982-09-01 | 1984-03-07 | Hitachi Ltd | Data processor |
-
1983
- 1983-05-23 JP JP9052583A patent/JPS59216260A/en active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5074349A (en) * | 1973-10-31 | 1975-06-19 | ||
JPS5714955A (en) * | 1980-06-30 | 1982-01-26 | Hitachi Ltd | Priority selection device of plural series memories |
JPS5941069A (en) * | 1982-09-01 | 1984-03-07 | Hitachi Ltd | Data processor |
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