JPS59209072A - Half-wave rectifying circuit - Google Patents
Half-wave rectifying circuitInfo
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- JPS59209072A JPS59209072A JP8430183A JP8430183A JPS59209072A JP S59209072 A JPS59209072 A JP S59209072A JP 8430183 A JP8430183 A JP 8430183A JP 8430183 A JP8430183 A JP 8430183A JP S59209072 A JPS59209072 A JP S59209072A
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- H02M7/217—Conversion of ac power input into dc power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半波整流回路に係シ、特に高精度で周波数特性
のよい半波整流回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a half-wave rectifier circuit, and particularly to a half-wave rectifier circuit with high precision and good frequency characteristics.
従来、正弦波を半波整流して出力する回路としては種々
提案されているが、何れも回路構成が複雑で、周波数特
性が悪いという欠点があった。また、抵抗素子が多くこ
れに伴って消費電力が多くなり、集積回路化が困難であ
った。Conventionally, various circuits have been proposed for half-wave rectifying a sine wave and outputting the result, but all of them have the drawbacks of complicated circuit configurations and poor frequency characteristics. In addition, there are many resistive elements, which increases power consumption, making it difficult to integrate into an integrated circuit.
本発明は以上の点に鑑み、このような問題を解決すると
共にかかる欠点を除去すべくなされたもので、その目的
は簡単な回路構成にて高精度で周波数特性がよく、シか
も抵抗素子が少なく低消費電力であり、集積回路化が容
易な半波整流回路を提供することにある。In view of the above points, the present invention was made to solve such problems and eliminate such drawbacks.The purpose of the present invention is to have a simple circuit configuration, high precision, good frequency characteristics, and a simple circuit configuration with high precision and good frequency characteristics. An object of the present invention is to provide a half-wave rectifier circuit that consumes little power and is easy to integrate into an integrated circuit.
このような目的を達成するため、本発明は第１と第２お
よび第３のカレントミラー回路と、周波数特性改善のた
めのスピードアップダイオードとを設け、このダイオー
ドを上記第３のカレントミラー回路に接続するようにし
たものである。In order to achieve such an object, the present invention provides first, second, and third current mirror circuits, and a speed-up diode for improving frequency characteristics, and this diode is connected to the third current mirror circuit. It was designed to connect.
以下、図面に基づき本発明の実施例を詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail based on the drawings.
まず、実施例を説明するまえに、本発明の理解を容易に
するため本発明の等価回路を第１図に示し説明する。First, before describing embodiments, an equivalent circuit of the present invention will be shown and explained in FIG. 1 in order to facilitate understanding of the present invention.
この第１図において、（ＩＮ）は正弦波信号が印加され
る入力端子、（ＯＵＴ）は出力信号が得られる出力端子
である。そして、Ａ＃−ｉ演算増幅器で、その非反転入
力端（＋）はコンデンサ（Ｃ）を介して入力端子（ＩＮ
）に接続され、反転入力端（−）は整流素子（ダイオー
ド） （Ｄｔ）を順方向に介して演算増幅器（Ａ）の出
力端に接続されると共に、抵抗（Ｒ１）を介して出力端
子（ＯＵＴ）に接続され、この演算増幅器（Ａ）の出力
端は整流素子（ダイオード）（Ｄ２）を順方向に介して
出力端子（ＯＵＴ）に接続されている。In FIG. 1, (IN) is an input terminal to which a sine wave signal is applied, and (OUT) is an output terminal from which an output signal is obtained. In the A#-i operational amplifier, its non-inverting input terminal (+) is connected via a capacitor (C) to an input terminal (IN
), and the inverting input terminal (-) is connected to the output terminal of the operational amplifier (A) via a rectifier (diode) (Dt) in the forward direction, and the output terminal ( The output terminal of the operational amplifier (A) is connected to the output terminal (OUT) through a rectifying element (diode) (D2) in the forward direction.
また、この出力端子（ＯＵＴ）ＩＩ′ｉ抵抗（Ｒ２）を
介して接地されている。Further, this output terminal (OUT) is grounded via the II'i resistor (R2).
このように構成された第１図の等価回路において、入力
端子（ＩＮ）に印加された正弦波信号はダイオード（Ｄ
ｌ）によシ整流され、入力の正の半サイクルのみ出力端
子（ＯＵＴ）に得られる。第２図はその入出力特性を示
す特性図で、（ａ）は入力端子（ＩＮ）Ｘに印加される
正弦波信号の波形を示したものであ、！０、（ｂ）は出
力端子（ＯＵＴ）に得られる出力信号の波形を示したも
のである。In the equivalent circuit of FIG. 1 constructed in this way, the sine wave signal applied to the input terminal (IN) is
1), and only the positive half cycle of the input is available at the output terminal (OUT). Figure 2 is a characteristic diagram showing its input/output characteristics, and (a) shows the waveform of the sine wave signal applied to the input terminal (IN)X. 0, (b) shows the waveform of the output signal obtained at the output terminal (OUT).
第３図は本発明による半波整流回路の一実施例を示す回
路図である。FIG. 3 is a circuit diagram showing an embodiment of a half-wave rectifier circuit according to the present invention.
図において、（１）は非反転入力端子で、この入力端子
はコンデンサ（Ｃ）を介して信号源（８Ｇ）に接続され
ている。（２）は反転入力端子で、この入力端子は抵抗
（Ｒ１）を介して出力端子（３）に接続されている。そ
して、この出力端子（３）は出力信号が得られる端子で
、抵抗（Ｒ２）を介して接地されている。（４）１）
は電源の正極側ＶＣＣに接続された電源端子、（５）は
電源の負極側ＶＩＪに接続された電源端子である。In the figure, (1) is a non-inverting input terminal, and this input terminal is connected to a signal source (8G) via a capacitor (C). (2) is an inverting input terminal, and this input terminal is connected to the output terminal (3) via a resistor (R1). This output terminal (3) is a terminal from which an output signal is obtained, and is grounded via a resistor (R2). (4) 1) is a power supply terminal connected to the positive side VCC of the power supply, and (5) is a power supply terminal connected to the negative side VIJ of the power supply.
（（ｈ） 、 （Ｑ２）はベースおよびエミッタをそれ
ぞれ共通接続し、そのエミッタを電源端子（４）に接続
したＰＮＰ ）ランリスタで、これらは第１のカレント
ミラー回路を構成している。（Ｑｓ）はベースを非反転
入力端子（１）に接続したＮＰＮ ）ランリスタで、そ
のコレクタはＰＮＰ ）ランリスタ（Ｑｌ）のコレクタ
およびベースに接続されている。（Ｑ４） 、 （Ｑｓ
）はベースおよびエミッタをそれぞれ共通接続し、その
エミッタを電源端子（４）に接続したＰＮＰ ）ランリ
スタで、これらは第２のカレントミラー回路を構成して
いる。（Ｑ６）はベースを反転入力端子（２）に接続し
たＮＰＮ ）ランリスタで、そのコレクタはＰＮＰトラ
ンジスタ（Ｑｓ）のコレクタおよびベースに接続され、
とのＮＰＮ ）ランリスタ（Ｑ６）のエミッタはＮＰＮ
トランジスタ（Ｑｓ）のエミッタに接続されると共に、
定電流源（ＣＣＳ）を介して電源端子（５）に接続され
ている。((h), (Q2) are PNP runlisters whose bases and emitters are commonly connected, and whose emitters are connected to the power supply terminal (4)), and these constitute a first current mirror circuit. (Qs) is an NPN ) run lister whose base is connected to the non-inverting input terminal (1), and its collector is connected to the collector and base of the PNP ) run lister (Ql). (Q4) , (Qs
) is a PNP run lister whose base and emitter are connected in common, and whose emitter is connected to the power supply terminal (4), and these constitute a second current mirror circuit. (Q6) is an NPN ) run lister whose base is connected to the inverting input terminal (2), whose collector is connected to the collector and base of the PNP transistor (Qs),
) The emitter of the run lister (Q6) is NPN
connected to the emitter of the transistor (Qs) and
It is connected to a power supply terminal (5) via a constant current source (CCS).
（Ｑｌ）はコレクタを電源端子（４）に接続し、エミッ
タをＰＮＰ ）ランリスタ（Ｑ２）のコレクタに接続し
たＮＰＮ ）ランリスタで、このＮＰＮ ）ランリスタ
（Ｑｌ）は第１図に示す整流素子（ダイオード） （Ｄ
Ｉ）に対応する。(Ql) is an NPN ) run lister whose collector is connected to the power supply terminal (4) and whose emitter is connected to the collector of the PNP run lister (Q2). ) (D
Corresponds to I).
（Ｑｓ）はベースを出力端子（３）に接続し、エミッタ
をＮＰＮ ）ランリスタ（Ｑｌ）のベースに接続すると
共にＰＮＰ ）ランリスタ（Ｑ４）のコレクタに接続し
たＰＮＰトランジスタ、（Ｑ９）はコレクタをＰＮＰ
）ランリスタ（Ｑ２）のコレクタに接続しエミッタを電
源端子（５）に接続したＮＰＮ ）ランリスタ、（Ｑｔ
ｏ）はコレクタをＰＮＰ トランジスタ（Ｑ４）のコレ
クタに接続シエミツタを電源端子（５）に接続しベース
をＮＰＮ ）ランリスタ（Ｑ９）のベースおよびＰＮＰ
）ランリスタ（Ｑ８）のコレクタに接続したＮＰＮ
）ランリスタで、とのＮＰＮ ）ランリスタ（Ｑｌｏ）
はＰＮＰ ）ランリスタ（Ｑ８）およびＮＰＮ ）ラン
リスタ（Ｑ９）と共に第３のカレントミラー回路を構成
している。(Qs) is a PNP transistor whose base is connected to the output terminal (3) and whose emitter is connected to the base of the NPN ) run lister (Ql) and the collector of the PNP ) run lister (Q4), and (Q9) is a PNP transistor whose collector is connected to the PNP
) NPN connected to the collector of the run lister (Q2) and the emitter connected to the power supply terminal (5)) run lister, (Qt
o) Connects the collector to the collector of the PNP transistor (Q4), connects the transistor to the power supply terminal (5), and connects the base to the NPN) base of the run lister (Q9) and the PNP
) NPN connected to the collector of the run lister (Q8)
) Run Lister, NPN with ) Run Lister (Qlo)
constitutes a third current mirror circuit together with the PNP ) run lister (Q8) and the NPN ) run lister (Q9).
（Ｑｏ）はベースをＰＮＰ ）ランリスタ（Ｑ２）のコ
レクタに接続したＮＰＮ ）ランリスタで、そのコレク
タは電源端子（Ｖｃａ）に接続され、エミッタは出力端
子（３）に接続されている。そして、とのＮＰＮ ）ラ
ンリスタ（Ｑｌｌ）は第１図に示す整流素子（ダイオー
ド） （Ｄ２）に対応する。(Qo) is an NPN ) run lister whose base is connected to the collector of the PNP ) run lister (Q2), whose collector is connected to the power supply terminal (Vca), and whose emitter is connected to the output terminal (3). The NPN ) run lister (Qll) corresponds to the rectifying element (diode) (D2) shown in FIG.
つぎにこの第３図に示す実施例の動作を説明する。Next, the operation of the embodiment shown in FIG. 3 will be explained.
まず、非反転入力端子（１）Ｋ信号源（ＳＧ）からの正
弦波信号を入力した場合には、その正弦波の正の半サイ
クルの印加時にＮＰＮ ）ランリスタ（Ｑ３）がオンし
、これに伴ってＰＮＰ ）ランリスタ（Ｑｌ） 、 （
Ｑ２）はオン状態に移行する。このＰＮＰ ）ランリス
タ（Ｑ２）がオンするとＮＰＮ ）ランリスタ（Ｑｏ）
がオンし、出力端子（３）に出力が取υ出される。また
、これと同時に、出力端子（３）から抵抗（Ｒ１）を介
して反転入力端子（２）に正の半サイクルの信号が印加
されるので、ＮＰＮトランジスタ（Ｑ６）はオンし、こ
れに伴ってＰＮＰ ）ランリスタ（Ｑ４） 、 （Ｑｓ
）はともにオン状態に移行する。First, when a sine wave signal from the K signal source (SG) is input to the non-inverting input terminal (1), the NPN (NPN) run lister (Q3) turns on when the positive half cycle of the sine wave is applied. PNP) runlister (Ql), (
Q2) transitions to the on state. When this PNP) run lister (Q2) turns on, the NPN) run lister (Qo)
is turned on, and an output is taken out to the output terminal (3). At the same time, a positive half-cycle signal is applied from the output terminal (3) to the inverting input terminal (2) via the resistor (R1), so the NPN transistor (Q6) is turned on and accordingly. (PNP) Run lister (Q4), (Qs
) both transition to the on state.
つぎに、正弦波の次の負サイクルではＮＰＮ ）ランリ
スタ（Ｑ３）はオフし、これに伴ってＰＮＰ ）ランリ
スタ（Ｑｌ） 、 （Ｑ２）もオフの状態に移行する。Next, in the next negative cycle of the sine wave, the NPN ) run lister (Q3) turns off, and along with this, the PNP ) run listers (Ql) and (Q2) also shift to the off state.
これと同時に、ＮＰＮ ）ランリスタ（Ｑ６）もオフの
状態に移行し、これに伴ってｐＮＰ ）ランリスタ（Ｑ
４）、（Ｑ５）はオフし、ＰＮＰ ）ランリスタ（Ｑ２
） 、 （Ｑ４）のコレクタ電位は負に振られる。そし
て、この時点よシ次の半サイクルへ向かう過渡時に、Ｎ
ＰＮ）ランリスタ（Ｑ７）がない場合には、ＰＮＰトラ
ンジスタ（Ｑ２）とＰＮＰトランジスタ（Ｑ４）との電
位関係に遅れが生じるため、追従性が悪く、周波数特性
が劣化する。At the same time, the NPN ) run lister (Q6) also transitions to the off state, and along with this, the pNP ) run lister (Q6) also shifts to the off state.
4), (Q5) is turned off, PNP ) run lister (Q2)
), the collector potential of (Q4) is negative. At this point, during the transition to the next half cycle, N
If the PN) run lister (Q7) is not provided, there will be a delay in the potential relationship between the PNP transistor (Q2) and the PNP transistor (Q4), resulting in poor tracking performance and deterioration in frequency characteristics.
これに対し、ＮＰＮ ）ランリスタ（Ｑ７）が存在する
と、とのＮＰＮ ）ランリスタ（Ｑ７）のオンにょシ、
常にＶＣＱ２＜ＶＯＱ４という関係が保たれ、正の半サ
イクルへ向う時点で、ＰＮＰ ）ランリスタ（Ｑ４）の
コレクタ電位上昇が遠くなシ、周波数特性が改善される
という利点をもつ。なお、上記ＶＣＱ２およびｖｃｑ４
はそれぞれＰＮＰ トランジスタ（Ｑ２）およびＰＮＰ
）ランリスタ（Ｑ４）のコレクタ電位である。On the other hand, if the NPN ) run lister (Q7) exists, the on state of the NPN ) run lister (Q7),
The relationship VCQ2<VOQ4 is always maintained, and the collector potential of the PNP (PNP) run lister (Q4) is far from increasing at the time of the positive half cycle, which has the advantage that the frequency characteristics are improved. In addition, the above VCQ2 and vcq4
are PNP transistor (Q2) and PNP transistor (Q2) respectively.
) is the collector potential of the run lister (Q4).
また、回路動作上、安定時にはＰＮＰ ）ランリスタ（
Ｑ８）の働きによシ、ＰＮＰ ）ランリスタ（Ｑ２）と
ＰＮＰトランジスタ（Ｑ４）のコレクタ電位は同じにな
る。Also, due to circuit operation, when stable, PNP) run lister (
Due to the action of Q8), the collector potentials of the PNP run lister (Q2) and the PNP transistor (Q4) become the same.
つマシ、出力端子（３）側から見ると、ＰＮＰ）ランリ
スタ（Ｑ４）のコレクタ電位■ｃｑ４は出力電位をＶｏ
とすると、
Ｖｃｑ４＝ Ｖｏ ＋ ＶＢ１＋ＱＢ
で表わされ、また、同様に、
ｖａｑ２°Ｖｏ ＋ ＶＢＫＱＩ １
で表わされる。ここで、ｖｅｇｑｓおよびＶＢＩＣＱＩ
ＩはｐＮＰ ）ランリスタ（Ｑ８）のベース・エミッタ
間電位およびＮＰＮ ）ランリスタ（Ｑｌｌ）のベース
・エミッタ間電位である。When viewed from the output terminal (3) side, the collector potential of the PNP run lister (Q4) cq4 is the output potential Vo.
Then, it is expressed as Vcq4=Vo + VB1+QB, and similarly, it is expressed as vaq2°Vo + VBKQI 1 . Here, vegqs and VBICQI
I is the base-emitter potential of the pNP) run lister (Q8) and the base-emitter potential of the NPN) run lister (Qll).
そして、
ＶＢＫＱ８ ： ＶＢＫＱＩＩ
より
ＶＣＱ４ ’；”： ＶＣＱ２
となす、ＮＰＮトランジスタ（Ｑ７）のベース・エミッ
タ間電位ＶＢＩＣＱ７はほぼ零となシ、安定期にはＮＰ
Ｎトランジスタ（Ｑ７）は働かず、とのＮＰＮ ）ラン
リスタ（Ｑ７）による実効的な動作の制約を受けない。Then, the base-emitter potential VBICQ7 of the NPN transistor (Q7), which is formed from VBKQ8: VBKQII to VCQ4';'': VCQ2, is almost zero and is NP during the stable period.
The N transistor (Q7) does not work and is not effectively constrained in operation by the NPN) run lister (Q7).
なお、上記第３図に示す実施例においては、ＮＰＮ入力
タイプの場合を例にとって説明したが、本発明はこれに
限定されるものではなく、ＰＮＰ入力タイプの場合も同
様である。また、整流素子（Ｄｌ）としてＮＰＮ ）ラ
ンリスタを用いた場合を例にとって説明したが、本発明
はこれに限定されるものでは々く、どのようなＰＮ接合
のものでもよい。Although the embodiment shown in FIG. 3 has been described using the NPN input type as an example, the present invention is not limited to this, and the same applies to the PNP input type. Furthermore, although an example has been described in which an NPN run lister is used as the rectifying element (Dl), the present invention is not limited to this, and any type of PN junction may be used.
以上の説明から明らかなように、本発明によれば、複雑
な手段を用いることなく、第１〜第３のカレントミラー
回路とスピードアップ用の整流素子を設けるという簡単
な構成によって高性能な半波整流回路が得られ、しかも
、抵抗素子が少なくてすむため、低消費電力であり、集
積回路化が容易であるので、実用上の効果は極めて大で
ある。As is clear from the above description, according to the present invention, a high-performance semiconductor device can be achieved by a simple configuration of providing the first to third current mirror circuits and a rectifier for speeding up, without using complicated means. A wave rectifier circuit can be obtained, and since the number of resistive elements is small, power consumption is low and integration into an integrated circuit is easy, so the practical effects are extremely large.
第１図は本発明の等価回路図、第２図は第１図の等価回
路における入出力特性図、第３図は本発明による半波整
流回路の一実施例を示す回路図である。
（Ｑｓ） 、 （Ｑ２） ・・・・ＰＮＰ ）ランリ
スタ、（Ｑ３）・・−−ＮＰＮ ）ランリスタ、（Ｑ４
） 、 （Ｑｓ）・・・・ＰＮＰ ）ランリスタ、（Ｑ
６） ｗ （Ｑ７） −−−−ＮＰＮ ）ランリスタ、
（Ｑｓ）・・・・ＰＮＰ ）う／リスタ、（Ｑ９）〜（
Ｑｌｌ） ・・・・ＮＰＮ ）ランリスタ、（ＣＣ８
）・・・・定電流源。
代理人 大岩増雄
手続補正書（自発）
特み１−庁長官殿
１、事件の表示 特願昭５８−８４３０１号２、発
明の名称 半波整流回路
３、補正をする者
する。
（２）同書第８頁第１２行の「負サイクル」を「負の半
サイクル」と補正する。
以上
別 紙FIG. 1 is an equivalent circuit diagram of the present invention, FIG. 2 is an input/output characteristic diagram of the equivalent circuit of FIG. 1, and FIG. 3 is a circuit diagram showing an embodiment of a half-wave rectifier circuit according to the present invention. (Qs), (Q2)...PNP) run lister, (Q3)...NPN) run lister, (Q4
), (Qs)...PNP) run lister, (Q
6) w (Q7) -----NPN) run lister,
(Qs)...PNP )U/lista, (Q9)~(
Qll) ...NPN) Run Lister, (CC8
)... Constant current source. Agent Masuo Oiwa Procedural amendment (voluntary) Special feature 1 - Director-General 1, Indication of case Japanese Patent Application No. 58-84301 2, Title of invention Half-wave rectifier circuit 3, Person making the amendment. (2) "Negative cycle" on page 8, line 12 of the same book is corrected to "negative half cycle." Separate paper
Claims (1)
タを電源の正極側に接続してなる同極性の第１および第
２のトランジスタによって構成される第１のカレントミ
ラー回路と、コレクタが前記第１のトランジスタのコレ
クタに接続されかつベースに入力信号が供給される異極
性の第３のトランジスタと、ベースおよびエミッタをそ
れぞれ共通接続しそのエミッタを前記電源の正極側に接
続してなる同極性の第４および第５のトランジスタによ
って構成される第２のカレントミラー回路と、コレクタ
が前記第５のトランジスタのコレクタに接続されエミッ
タが前記第３のトランジスタのエミッタに接続されると
共に定電流源を介して前記電源の負極側に接続されベー
スに出力信号が供給される異極性の第６のトランジスタ
と、コレクタが前記電源の正極側に接続されエミッタが
前記第２のトランジスタのコレクタに接続されさ−スが
前記第４のトランジスタのコレクタに接続された異極性
の第７のトランジスタと、エミッタが前記＠４のトラン
ジスタのコレクタに接続された同極性の第８のトランジ
スタとコレクタが前記第２のトランジスタのコレクタ忙
接続されエミッタが前記電源の負極側に接続されベース
が前記第８のトランジスタのエミッタに接続された異極
性の第９のトランジスタおよびコレクタが前記第４のト
ランジスタのコレクタに接続されエミッタが前記電源の
負極側に接続されベースが前記第８のトランジスタのエ
ミッタに接続した異極性の第１０のトランジスタとによ
って構成される第３のカレントミラー回路と、コレクタ
が前記電源の正極側に接続されエミッタが出力端子に接
続されベースが前記第２のトランジスタのコレクタに接
続された異極性の第１１のトランジスタとＫよって構成
されたことを特徴とする半波整流回路。a first current mirror circuit constituted by first and second transistors of the same polarity, each having a base and an emitter connected in common and the emitter connected to the positive side of a power supply; a third transistor of different polarity connected to the collector and supplied with an input signal to the base; and fourth and a second current mirror circuit configured by a transistor No. 5; a collector is connected to the collector of the fifth transistor; an emitter is connected to the emitter of the third transistor; a sixth transistor of different polarity connected to the negative electrode side and having an output signal supplied to its base; a sixth transistor having a collector connected to the positive electrode side of the power supply and an emitter connected to the collector of the second transistor; a seventh transistor of a different polarity connected to the collector of the transistor @4, an eighth transistor of the same polarity whose emitter is connected to the collector of the transistor @4, and a collector connected to the collector of the second transistor. a ninth transistor of a different polarity, the emitter of which is connected to the negative terminal of the power source and the base of which is connected to the emitter of the eighth transistor; and the collector of which is connected to the collector of the fourth transistor, the emitter of which is connected to the negative terminal of the power source; a third current mirror circuit constituted by a tenth transistor of a different polarity, the base of which is connected to the emitter of the eighth transistor, and the collector of which is connected to the positive side of the power supply and whose emitter is an output terminal; and an eleventh transistor of a different polarity, the base of which is connected to the collector of the second transistor, and K.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8430183A JPS59209072A (en) | 1983-05-12 | 1983-05-12 | Half-wave rectifying circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8430183A JPS59209072A (en) | 1983-05-12 | 1983-05-12 | Half-wave rectifying circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59209072A true JPS59209072A (en) | 1984-11-27 |
| JPH0160965B2 JPH0160965B2 (en) | 1989-12-26 |
Family
ID=13826651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8430183A Granted JPS59209072A (en) | 1983-05-12 | 1983-05-12 | Half-wave rectifying circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59209072A (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100719888B1 (en) | 2006-10-12 | 2007-05-18 | 주식회사 백산공영 | Ground reinforcement constructing method for improving ground intensity |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6480116B2 (en) | 2014-07-16 | 2019-03-06 | 株式会社村上開明堂 | Heating device for washer fluid |
-
1983
- 1983-05-12 JP JP8430183A patent/JPS59209072A/en active Granted
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| Publication number | Publication date |
|---|---|
| JPH0160965B2 (en) | 1989-12-26 |
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