JPS5919300A - 記憶装置 - Google Patents
記憶装置Info
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- JPS5919300A JPS5919300A JP57128458A JP12845882A JPS5919300A JP S5919300 A JPS5919300 A JP S5919300A JP 57128458 A JP57128458 A JP 57128458A JP 12845882 A JP12845882 A JP 12845882A JP S5919300 A JPS5919300 A JP S5919300A
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- JP
- Japan
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- partial write
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、記憶装置、特に、誤り訂正コードを具備し部
分書込みされた情報の正常ｌ絃チェックができる記憶装
置に関する。
分書込みされた情報の正常ｌ絃チェックができる記憶装
置に関する。
主記憶装置のシステムにおける重要性は処理システムの
規模が大きくなるにつれて重要になってきた。
規模が大きくなるにつれて重要になってきた。
その理由は、処理システムを構成する演算装置。
チャネル制御装置等はシステム内で複数台存在するので
仮りにその内の一台が故障しても、故障装置のみをシス
テムから切離すだけで、多少性能は低下するが残りの装
置で処理の続行が可能であるからである。
仮りにその内の一台が故障しても、故障装置のみをシス
テムから切離すだけで、多少性能は低下するが残りの装
置で処理の続行が可能であるからである。
しかし主起・膿、装置は故障すると該故障した記憶装置
に格納してあった情報が使用不可となり、システムは処
理続行不可となるため、その信頼性向上は束髪課題であ
る。その一つの方法として誤り訂正コードを使用するこ
とが通常行なわれる。
に格納してあった情報が使用不可となり、システムは処
理続行不可となるため、その信頼性向上は束髪課題であ
る。その一つの方法として誤り訂正コードを使用するこ
とが通常行なわれる。
また、記憶装置の記憶部には、性能上または経済上の理
由から高密度の半導体素子が使用されるが、該半導体素
子を収納するケースより発生するα線による誤り（所謂
ソフトエラー）対策の一方法としても誤り訂正コードが
使用される理由でもある。
由から高密度の半導体素子が使用されるが、該半導体素
子を収納するケースより発生するα線による誤り（所謂
ソフトエラー）対策の一方法としても誤り訂正コードが
使用される理由でもある。
ｍり訂正コードの原理等の詳細は省略するが、該誤り訂
正コードは少なくとも誤りビットを差し示すにたる情報
量を検査ビットとして持たねばならない。よって情報ビ
ットが少ない時にはその検査ビットの効率が悪く、ある
程度まとまった情報ビットに対して付加されるのが通常
である。
正コードは少なくとも誤りビットを差し示すにたる情報
量を検査ビットとして持たねばならない。よって情報ビ
ットが少ない時にはその検査ビットの効率が悪く、ある
程度まとまった情報ビットに対して付加されるのが通常
である。
また、チェックおよび訂正用の金物量も考慮に入れねば
ならない。
ならない。
通常最も多く使用される誤り訂正コードの一つであるハ
ミングコード（１ビットエラー訂正、２ビツトエラー検
出）の場合、情報６４ ｂｉｔ （５Ｂｙｔｅ ）に対
し検査ビットは８ ｂｉｔである。（その内の１ ｂｉ
ｔは２ビツトエラー検査用である）。すなわちハミング
系の回路は８ Ｂｙｔｅ長単位で構成されるが、処理装
置からの書込は常に８ Ｂｙｔｅ未満の書込要求も発生
する。これが所謂部分書込要求である。
ミングコード（１ビットエラー訂正、２ビツトエラー検
出）の場合、情報６４ ｂｉｔ （５Ｂｙｔｅ ）に対
し検査ビットは８ ｂｉｔである。（その内の１ ｂｉ
ｔは２ビツトエラー検査用である）。すなわちハミング
系の回路は８ Ｂｙｔｅ長単位で構成されるが、処理装
置からの書込は常に８ Ｂｙｔｅ未満の書込要求も発生
する。これが所謂部分書込要求である。
部分書込が発生すると、前述したように、誤り訂正コー
ドの再作成のために書込を行う語を一旦読み出し、該読
出情報の一部を新規の情報で置き換えた後に、誤り訂
正コードの生成を行ない該誤り訂正コードとともに置き
換えられた情報を記憶モジュールに配憶する。
ドの再作成のために書込を行う語を一旦読み出し、該読
出情報の一部を新規の情報で置き換えた後に、誤り訂
正コードの生成を行ない該誤り訂正コードとともに置き
換えられた情報を記憶モジュールに配憶する。
よって、部分書込は通常の書込に比べると読出処理の分
だけ時間が余分にかかることになる。（サイクルタイム
が長くなる。） 従って、部分書込の発生は処理システムの性能に影響を
与える。
だけ時間が余分にかかることになる。（サイクルタイム
が長くなる。） 従って、部分書込の発生は処理システムの性能に影響を
与える。
上述したように、部分書込のサイクルタイムをパリティ
チェｙクビソト）を記憶するとともに、語に部分書込が
なされたことを示す部分書込フラグをも記憶し、情報の
読出に際し語対応に持つ部分書込フラグを使用して、誤
り訂正コードでのチェック結果と通常のチェック結果を
切り替える方法がある。
チェｙクビソト）を記憶するとともに、語に部分書込が
なされたことを示す部分書込フラグをも記憶し、情報の
読出に際し語対応に持つ部分書込フラグを使用して、誤
り訂正コードでのチェック結果と通常のチェック結果を
切り替える方法がある。
言い換えると、部分書込が発生したら、誤り訂正コード
の再作成時間を短縮するかわりに、誤り訂正コードでの
チェックを諦めると言うことである。
の再作成時間を短縮するかわりに、誤り訂正コードでの
チェックを諦めると言うことである。
従来の記憶装置は、記憶語ごとにデータと前記データに
対する誤り訂正コードと前記データに対するパリティビ
ットと初期状態でリセットされている部分書込フラグと
を記憶する記憶手段と、部分書込要求が供給されたとき
に部分書込を行なう前記記憶語の部分書込フラグをセッ
トする部分書込フラグセット手段と、前記データの読出
時に前記部′５＋書込フラグがリセットされているとき
には前記誤り訂正コードを用いた正常性チェックを行な
い前記部分書込フラグがセットされているときには前記
パリティピットを用いた正常性チェックを行なう正常性
チェック手段とを含んで構成される。
対する誤り訂正コードと前記データに対するパリティビ
ットと初期状態でリセットされている部分書込フラグと
を記憶する記憶手段と、部分書込要求が供給されたとき
に部分書込を行なう前記記憶語の部分書込フラグをセッ
トする部分書込フラグセット手段と、前記データの読出
時に前記部′５＋書込フラグがリセットされているとき
には前記誤り訂正コードを用いた正常性チェックを行な
い前記部分書込フラグがセットされているときには前記
パリティピットを用いた正常性チェックを行なう正常性
チェック手段とを含んで構成される。
すなわち、従来の記憶装置は、部分書込要求が発生する
までは、データの読出時に誤り訂正コードを用いた正常
性チェックを行なっているが、部分■込要求が発生する
と、それ以後の正常性チェックはパリティピットのみを
用いて行ない誤り訂正コードは使用しない。
までは、データの読出時に誤り訂正コードを用いた正常
性チェックを行なっているが、部分■込要求が発生する
と、それ以後の正常性チェックはパリティピットのみを
用いて行ない誤り訂正コードは使用しない。
それゆえ、従来の記憶装置は、誤り訂正コードを有して
いても部分書込要求後は誤り訂正コードを用いた正常性
チェックは行なわれず、チェック効率が悪いという欠点
があった。
いても部分書込要求後は誤り訂正コードを用いた正常性
チェックは行なわれず、チェック効率が悪いという欠点
があった。
すなわち、ある飴に対する部分書込が一旦発生すると、
以後はその語に対する誤り訂正コードでのチェックがな
されずｉり検出効率が悪いという欠点があった。
以後はその語に対する誤り訂正コードでのチェックがな
されずｉり検出効率が悪いという欠点があった。
本発明の目的は、チェック効率を向上できる配憶装置を
提供することにある。
提供することにある。
すなわち、本発明の目的は部分書込が行なわれた語を読
み出す際の正常性チェックを、通常行なっている誤り訂
正コードでのチェックを止めることにより、部分書込の
サイクルタイムの短縮を計る記憶装置において、部分書
込が行なわれた語に対して通常の書込（部分書込に対し
て全書込と言う。）がなされたことを示すインディケー
タをセットすることにより（このインディケータのセッ
トで誤り訂正コードの使用が可となる）、部分書込のサ
イクルタイムを短縮しつつ誤り訂正コードによるチェッ
クを行う機会を多くすることができる記憶装置を提供す
ることにある。
み出す際の正常性チェックを、通常行なっている誤り訂
正コードでのチェックを止めることにより、部分書込の
サイクルタイムの短縮を計る記憶装置において、部分書
込が行なわれた語に対して通常の書込（部分書込に対し
て全書込と言う。）がなされたことを示すインディケー
タをセットすることにより（このインディケータのセッ
トで誤り訂正コードの使用が可となる）、部分書込のサ
イクルタイムを短縮しつつ誤り訂正コードによるチェッ
クを行う機会を多くすることができる記憶装置を提供す
ることにある。
本発明の記憶装置は、記憶語ごとにケータと前記データ
に対する誤り訂正コードと前記データに対するパリティ
ピットと初期状態でリセットされている部分書込フラグ
とを記憶する記憶手段と、部分書込要求が供給されたと
きに部分書込を行なう前記記憶語の部分書込フラグをセ
ットする部分書込フラグセット手段と、読出要求および
全書込要求のいずれかが供給されたときに読出要求およ
び全書込要求のいずれかを行なう前記記憶語の部分書込
フラグをリセットする部分書込リセット手段と、前記デ
ータの読出時に前記部分書込フラグがリセットされてい
るときには前記誤り訂正コードを用いた正常性チェック
を行ない前記部分書込フラグがセットされているときに
は前記パリティピットを用いた正常性チェックを行なう
正常性チェック手段とを含んで構成される。
に対する誤り訂正コードと前記データに対するパリティ
ピットと初期状態でリセットされている部分書込フラグ
とを記憶する記憶手段と、部分書込要求が供給されたと
きに部分書込を行なう前記記憶語の部分書込フラグをセ
ットする部分書込フラグセット手段と、読出要求および
全書込要求のいずれかが供給されたときに読出要求およ
び全書込要求のいずれかを行なう前記記憶語の部分書込
フラグをリセットする部分書込リセット手段と、前記デ
ータの読出時に前記部分書込フラグがリセットされてい
るときには前記誤り訂正コードを用いた正常性チェック
を行ない前記部分書込フラグがセットされているときに
は前記パリティピットを用いた正常性チェックを行なう
正常性チェック手段とを含んで構成される。
すなわち、本発明の記憶装置は、記憶装置の記憶語毎に
データに対する誤り訂正コードおよび前記データに対す
るパリティピットの両方を記憶する手段と、ＥＣＣが使
用出来ない書込みが語に対してなされた事を示す部分書
込みフラグを語対応に持ち読出し時のデータの正常性の
チェック結果を前記部分書込みフラグの状態により切替
えて読出し要求元へ送出する記憶装置に於いて、読み出
し要求と正常１込み要求を検出する手段を具備し、該検
出手段によって読出し要求又は正常書込み要求を検出し
た場合前記部分書込みフラグをリセットするように構成
される。
データに対する誤り訂正コードおよび前記データに対す
るパリティピットの両方を記憶する手段と、ＥＣＣが使
用出来ない書込みが語に対してなされた事を示す部分書
込みフラグを語対応に持ち読出し時のデータの正常性の
チェック結果を前記部分書込みフラグの状態により切替
えて読出し要求元へ送出する記憶装置に於いて、読み出
し要求と正常１込み要求を検出する手段を具備し、該検
出手段によって読出し要求又は正常書込み要求を検出し
た場合前記部分書込みフラグをリセットするように構成
される。
すなわち、本発明の記憶装置は、処理装置から送出され
てくるデータを基にして誤り訂正コードを発生する誤り
引止コード発生手段と、該誤り訂正コード発生手段によ
り作られた誤り訂正コードと送信データに付随して送出
されてき九ノくリテイビットを語対応に記憶する記憶手
段と、書込要求時に処理装置からの要求コードにより誤
り訂正コードが使用可能か否かを判定する判定手段と、
該判定手段での判定結果誤り訂正コードの使用が不可で
ある場合には語対応に部分書込フラグをセットする部分
書込セット手段と、前記処理装置からの読出要求に際し
読出情報の正常性チェックを前記部分書込フラグの状態
により誤り訂正コードでのチェック結果とパリティピッ
トによるチェック結果を切り替えて要求元へ送出する送
出手段と、前記処理装置からの全書込要求を検出する検
出手段と、全書込であることを検出すると書込情報と誤
り訂正コードを処理装置からの番地情報で定まる語に書
き込むと同時に前記部分書込フラグをリセットするリセ
ット手段とを含んで構成される。
てくるデータを基にして誤り訂正コードを発生する誤り
引止コード発生手段と、該誤り訂正コード発生手段によ
り作られた誤り訂正コードと送信データに付随して送出
されてき九ノくリテイビットを語対応に記憶する記憶手
段と、書込要求時に処理装置からの要求コードにより誤
り訂正コードが使用可能か否かを判定する判定手段と、
該判定手段での判定結果誤り訂正コードの使用が不可で
ある場合には語対応に部分書込フラグをセットする部分
書込セット手段と、前記処理装置からの読出要求に際し
読出情報の正常性チェックを前記部分書込フラグの状態
により誤り訂正コードでのチェック結果とパリティピッ
トによるチェック結果を切り替えて要求元へ送出する送
出手段と、前記処理装置からの全書込要求を検出する検
出手段と、全書込であることを検出すると書込情報と誤
り訂正コードを処理装置からの番地情報で定まる語に書
き込むと同時に前記部分書込フラグをリセットするリセ
ット手段とを含んで構成される。
次に、本発明の実施例について、図面を１照して説明す
る。
る。
第１図は本発明の一実施例を示すブロック図である。
処理装置１０００から信号線１０００ａで記憶装置２０
００にリクエストを送出する。信号線１０００ｂは１込
情報を送出する。
００にリクエストを送出する。信号線１０００ｂは１込
情報を送出する。
記憶装置２０００は処理装置１０００かものリクエスト
コードおよび書込情報をそれぞれリクエストコードレジ
スタ２０２．データレジスタ２０１に格納する。
コードおよび書込情報をそれぞれリクエストコードレジ
スタ２０２．データレジスタ２０１に格納する。
信号線１０００ｂを介して送られるデータは実施例では
８バイト幅としそのフォーマットを第２図に示す。
８バイト幅としそのフォーマットを第２図に示す。
第２図においてり。＋ Ｄ Ｉ・・・・・・Ｄ、、Ｄ、
はデータを示し、Ｐ Ｏ＋ Ｐ ｌ ””””Ｐ ６
＋ Ｐ ７はデータＤＯ＋ＤＩ・・・・・・Ｄ、、Ｄ、
に対するパリティピットである。
はデータを示し、Ｐ Ｏ＋ Ｐ ｌ ””””Ｐ ６
＋ Ｐ ７はデータＤＯ＋ＤＩ・・・・・・Ｄ、、Ｄ、
に対するパリティピットである。
第１図に示すデータレジスタ２０１から信号線２０１ａ
を介してデータＤｏ−Ｄ、が書込レジスタ２０５へ送ら
れる一方、誤り訂正コード（本実施例ではハミングコー
ド）を生成するために信号線２０１ｂを介してハミング
生成回路２０３ヘデータ情報のみが送られる。ハミング
生成回路２０３はその出力（ハミングコード８ビツト）
を信号線２０３ａを介して書込レジスタ２０５に送出す
る。
を介してデータＤｏ−Ｄ、が書込レジスタ２０５へ送ら
れる一方、誤り訂正コード（本実施例ではハミングコー
ド）を生成するために信号線２０１ｂを介してハミング
生成回路２０３ヘデータ情報のみが送られる。ハミング
生成回路２０３はその出力（ハミングコード８ビツト）
を信号線２０３ａを介して書込レジスタ２０５に送出す
る。
書込レジスタ２０５のフォーマットは第３図に示しり。
＋ＤＩ・・・・・・Ｄ６．Ｄ７はデータ、Ｐｏ、Ｐ、・
・・・・・Ｐ ６ ＋ Ｐ ７はパリティピット、Ｈは
ハミングコード、ＰＷは部分書込フラグを示す。
・・・・・Ｐ ６ ＋ Ｐ ７はパリティピット、Ｈは
ハミングコード、ＰＷは部分書込フラグを示す。
第１図に戻って、処理装置１０００からのリクエストコ
ードは前述のようにリクエストコードレジスタ２０２に
格納され、その出力は信号線２０２ａを介して正常書込
指示判定回路２０４に送出されリクエストコードが正常
書込指示でなければ、その出力ヲ′１′とし信号＃２０
４ａを介して書込レジスタ２０５に送られ記憶モジュー
ル２０６に書き込まれる。
ードは前述のようにリクエストコードレジスタ２０２に
格納され、その出力は信号線２０２ａを介して正常書込
指示判定回路２０４に送出されリクエストコードが正常
書込指示でなければ、その出力ヲ′１′とし信号＃２０
４ａを介して書込レジスタ２０５に送られ記憶モジュー
ル２０６に書き込まれる。
第４図は、リクエストコードレジスタ２０２のフォーマ
ットを示しＣ１１＋”１はリクエストコードでＰ。はＣ
６＋ＣＩに対するパリティピットである。
ットを示しＣ１１＋”１はリクエストコードでＰ。はＣ
６＋ＣＩに対するパリティピットである。
リクエストコードＣＯ＋ ＣＩは第１表に示すようなリ
クエストを示す。
クエストを示す。
第 １ 表
すなわち、第１図において、正常書込指示判定回路２０
４は、処理装置１０００から送出されてくるリクエスト
コードを解読して正常書込であればその出力をＩＯ′、
部分書込であればその出力を１１″として信号線２０４
ａを介し、部分書込フラグＰＷとして書込レジスタ２０
５にセットする。
４は、処理装置１０００から送出されてくるリクエスト
コードを解読して正常書込であればその出力をＩＯ′、
部分書込であればその出力を１１″として信号線２０４
ａを介し、部分書込フラグＰＷとして書込レジスタ２０
５にセットする。
特に、１込レジスタ２０５の最右端は、部分書込フラグ
ＦＷ用の書込バッフ７２０５０である。
ＦＷ用の書込バッフ７２０５０である。
第５図は、正常書込指示判定回路２０４の詳細論理回路
図である。
図である。
第５図において、信号線２０２ａを介して送られてくる
リクエストコードＣｏ、Ｃ１をゲートＧ１＋０２ ＋
ＯＳ ＋ ０４ ｒ ０５を使用してデコードする。。
リクエストコードＣｏ、Ｃ１をゲートＧ１＋０２ ＋
ＯＳ ＋ ０４ ｒ ０５を使用してデコードする。。
すなわち、正常書込時は信号線すが”１ｇとなり、部分
書込時には信号線ａが１１１となり、部分書込フラグＰ
Ｗが書込バッファ２０５０に送出される。
書込時には信号線ａが１１１となり、部分書込フラグＰ
Ｗが書込バッファ２０５０に送出される。
第６図は、部分書込フラグＰＷを格納するための書込バ
ッファ２０５０の詳細論理回路図である。
ッファ２０５０の詳細論理回路図である。
第６図において、信号線２０４ａの内の信号線ａが１１
１となるフリップフロップＦ１をカットし、部分書込フ
ラグＰＷを書込バッファ２０５０にカットする。
１となるフリップフロップＦ１をカットし、部分書込フ
ラグＰＷを書込バッファ２０５０にカットする。
また、信号線すがＩｌｌになると、ゲートＧ６で反転さ
せてフリップフロップＦ１をリセットする。
せてフリップフロップＦ１をリセットする。
分書込フラグＰＷがリセットされる。
以上述べてきた部分書込フラグにより読出データの正常
性のチェック結果を切り替えて処理装置に送出すること
になるが、該切替の説明は本特許とは無関係であるので
省略する。
性のチェック結果を切り替えて処理装置に送出すること
になるが、該切替の説明は本特許とは無関係であるので
省略する。
本発明の記憶装置は、部分書込フラグリセット手段を追
加することにより、一旦部分書込要求が発生すると最後
までその記憶語に対してはパリティピットによる正常性
チェックを行なう代りに、読出要求や全書込要求が発生
ずれば部分書込フラグをリセットして誤り訂正コードに
よる正常性チェックを行なうことができるので、一旦部
分智込要求が発生してパリティピットによる正常性チェ
ックが行なわれ”Ｃも以後に読出要求や全書込要求が発
生すれば、誤り訂正コードによる正常性チェックに変え
ることができるので、チェック効率を向上できるという
効果がある。
加することにより、一旦部分書込要求が発生すると最後
までその記憶語に対してはパリティピットによる正常性
チェックを行なう代りに、読出要求や全書込要求が発生
ずれば部分書込フラグをリセットして誤り訂正コードに
よる正常性チェックを行なうことができるので、一旦部
分智込要求が発生してパリティピットによる正常性チェ
ックが行なわれ”Ｃも以後に読出要求や全書込要求が発
生すれば、誤り訂正コードによる正常性チェックに変え
ることができるので、チェック効率を向上できるという
効果がある。
すなわち、本発明の記憶装置は誤り引止コードの生成単
位よりも小さい部分書込のサイクルタイムを短縮する一
法として、誤り訂正コードと通常のパリティピットおよ
び部分書込フラグを使用し、部分書込が行なわれた語に
今度は正常１込がなされた場合、前記部分書込フラグを
リセットすることにより誤り訂正コードが使用できる機
会を多くすることができ、信頼性の向上が計られるとい
う効果がある。
位よりも小さい部分書込のサイクルタイムを短縮する一
法として、誤り訂正コードと通常のパリティピットおよ
び部分書込フラグを使用し、部分書込が行なわれた語に
今度は正常１込がなされた場合、前記部分書込フラグを
リセットすることにより誤り訂正コードが使用できる機
会を多くすることができ、信頼性の向上が計られるとい
う効果がある。
フォーマットの一例を示すフォーマット図、第３図は第
１図に示す書込レジスタに格納される情報のフォーマッ
トを示すフォーマット図、第４図は第１図に示すリクエ
ストコードレジスタに格納される情報のフォーマットを
示すフォーマット図、第５図は第１図に示す正常書込指
示判定回路の一例を示す詳細論理回路図、第６図は第１
図に示す書込バッファの一例を示す詳細論理回路図であ
る。 １０００°゛°°°°処理装置、２０００・・°・・・
記憶装置、２０１・・・・・・データレジスタ、２０２
・・・・・・リクエストコードレジスタ、２０３・・・
・・・ハミング生成回路、２０４・パ・・・正常書込指
示判定回路、２ｏ５・・・°°゛豊込レジスタ、２０６
・・・・・・記憶モジュール、０１〜Ｇ５・・・・・・
ゲート％Ｆｌ ・・・・・・フリップ７０ツブ、 Ｄｏ−Ｄ、・・・・・・データ、Ｐｏ〜Ｐ、・・・・・
・パリティピット、Ｈ°゛°°°゛ハミングコード、Ｐ
Ｗ・・・・・・部分■込フラグ。 草／ 図 ロ］肩コ圃ロ刃＝旧−−〜〜−−−−−〜−ロ四コ回＃
２ 図 一■）圧下＝］匠−−−−−−−−−ロロｌ］ｌ［Ｈｍ
コ囚隼３ 図 隼４ 図
１図に示す書込レジスタに格納される情報のフォーマッ
トを示すフォーマット図、第４図は第１図に示すリクエ
ストコードレジスタに格納される情報のフォーマットを
示すフォーマット図、第５図は第１図に示す正常書込指
示判定回路の一例を示す詳細論理回路図、第６図は第１
図に示す書込バッファの一例を示す詳細論理回路図であ
る。 １０００°゛°°°°処理装置、２０００・・°・・・
記憶装置、２０１・・・・・・データレジスタ、２０２
・・・・・・リクエストコードレジスタ、２０３・・・
・・・ハミング生成回路、２０４・パ・・・正常書込指
示判定回路、２ｏ５・・・°°゛豊込レジスタ、２０６
・・・・・・記憶モジュール、０１〜Ｇ５・・・・・・
ゲート％Ｆｌ ・・・・・・フリップ７０ツブ、 Ｄｏ−Ｄ、・・・・・・データ、Ｐｏ〜Ｐ、・・・・・
・パリティピット、Ｈ°゛°°°゛ハミングコード、Ｐ
Ｗ・・・・・・部分■込フラグ。 草／ 図 ロ］肩コ圃ロ刃＝旧−−〜〜−−−−−〜−ロ四コ回＃
２ 図 一■）圧下＝］匠−−−−−−−−−ロロｌ］ｌ［Ｈｍ
コ囚隼３ 図 隼４ 図
Claims (1)
- 記憶語ごとにデータと前記データに対する誤り訂正コー
ドと前記データに対するパリティピットと初期状態でリ
セットされている部分書込フラグとを記憶する記憶手段
と、部分書込要求が供給されたときに部分書込を行なう
前記記憶語の部分書込フラグをセットする部分書込フラ
グセット手段と、読出要求および全書込要求のいずれか
が供給されたときに読出要求および全１．込要求のいず
れかを行なう前記記憶語の部分書込フラグをリセットす
る部分書込リセット手段と、前記データの読出時に前記
部分書込フラグがリセットされているときには前記誤り
訂正コードを用いた正常性チェックを行ない前記部分書
込フラグがセットされているときには前記パリティビッ
トを用いた正常性チェックを行なう正常性チェック手段
とを含むことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57128458A JPS5919300A (ja) | 1982-07-23 | 1982-07-23 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57128458A JPS5919300A (ja) | 1982-07-23 | 1982-07-23 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5919300A true JPS5919300A (ja) | 1984-01-31 |
Family
ID=14985200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57128458A Pending JPS5919300A (ja) | 1982-07-23 | 1982-07-23 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5919300A (ja) |
-
1982
- 1982-07-23 JP JP57128458A patent/JPS5919300A/ja active Pending
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