JPS5919293A - Refresh control system of memory device - Google Patents

Refresh control system of memory device

Info

Publication number
JPS5919293A
JPS5919293A JP57125666A JP12566682A JPS5919293A JP S5919293 A JPS5919293 A JP S5919293A JP 57125666 A JP57125666 A JP 57125666A JP 12566682 A JP12566682 A JP 12566682A JP S5919293 A JPS5919293 A JP S5919293A
Authority
JP
Japan
Prior art keywords
refresh
memory access
request
memory
access request
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP57125666A
Other languages
Japanese (ja)
Inventor
Nobuhiko Onizuka
鬼塚　宣彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP57125666A priority Critical patent/JPS5919293A/en
Publication of JPS5919293A publication Critical patent/JPS5919293A/en
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)

Abstract

PURPOSE:To improve the performance, by indicating refresh of the same block in a refresh cycle times for plural number of times so as to reduce the probability of processing wait of memory access request generated through the comfliction between the memory access request and the refresh request. CONSTITUTION:In Figure, 1 is a memory access device, 2 is a memory device, and 3 is a refresh control circuit, and 4 is a refresh counter (RFC1-n) to count the number of time of the refresh request not processed due to the confliction with the memory access request REQ among refresh requests REFREQ1-(n) generated at each refresh block of an IC-RAM. The limit of the processing waiting of the refresh request is detected with the value of the refresh counter, and only when the limit is detected, the refresh request is processed with priority over the memory access request and in other cases, the memory access request is processed over the refresh request. Then, the number of times of waiting of processing of the memory access request generated from the confliction with the refresh request is decreased.

Description

【発明の詳細な説明】 発明の対象 本発明はダイナミック型ＩＣ−ＲＡＭで構成されている
メモリ装置に係り、特にメモリアクセスの性能向上に好
適なリフレッシュ制御方式に関する。DETAILED DESCRIPTION OF THE INVENTION Object of the Invention The present invention relates to a memory device configured with a dynamic type IC-RAM, and more particularly to a refresh control method suitable for improving memory access performance.

従来技術 リフレッシュを必要とするＩＣ−ＲＡＭの構造の例を図
１に示す。ＩＣ−ＲＡＭはメモリチップがｍ行ｎ列から
なるマトリクス状に配置されており、リフレッシュは通
常各列・各行を処理ブロックとして行われる。個々のブ
ロックに対するリフレッシュの時間間隔は、ＩＩＣ−１
（Ａの電気的特性から許容限匿となる制限時間（ＴＲＦ
Ｌ）が定っており、通常はこれより短いリフレッシュザ
イクルタイム（ＴＲＦ）で少な（とも１回のリフレッシ
ュが行なわれている。それ故、ＩＣ−ＲＡＭ全体ではリ
フレッシュタイム（ＴＲＦ）の時間内に少なくともリフ
レッシュのブロック数（ｎ又はｍ）に相当する回数だけ
りフレッシーが行なわれている。この様なＩＣ−ＲＡＭ
で構成されているメモリ装置のリフレッシュ制御方式に
ついて、従来の技−術を以下説明する。従来技術による
りフレッシュ制御方式の構成図を図２に、概略動作を図
３に示す。An example of the structure of an IC-RAM requiring prior art refresh is shown in FIG. In the IC-RAM, memory chips are arranged in a matrix of m rows and n columns, and refreshing is normally performed using each column and each row as a processing block. The refresh time interval for each block is IIC-1
(Limited time (TRF
L) is fixed, and normally one refresh is performed at a shorter refresh cycle time (TRF).Therefore, the entire IC-RAM is refreshed within the refresh time (TRF). Freshening is performed at least as many times as the number of refresh blocks (n or m).
A conventional technique for a refresh control method for a memory device configured with the following will be described below. FIG. 2 shows a configuration diagram of a conventional fresh control method, and FIG. 3 shows a schematic operation thereof.

図中、１はメモリアクセス装置、２はメモリ装置、６は
リフレッシ−制御回路を示す。ＲＥＱはメモリアクセス
装置からリフレッシュ制御回路に対するメモリアクセス
要求を、ＲＥＦ■呪１〜ｎは同じ＜　ＩＣ−ＲＡＭのｎ
個のブロックに対応したリフレッシュ要求を示し又、Ａ
Ｃ８はリフレッシュ制御回路からメモリ装置に対するメ
モリアクセス信号を、ＲＥＦ１〜ｎは同じ（ＩＣ−ＲＡ
Ｍのｎ個のブロックに対応したリフレッシュ信号を示す
。ここでは、１個のリフレッシュ要求（ＲＥＦＩ’Ｌ］
’Ｑ１　）が５個の連続するメモリアクセス要求（ＲＥ
Ｑ）と競合する場合について説明する。リフレッシュサ
イクルタイムの制限時間（ＴＲＦＬ）の規定より、リフ
レッシュ要求（ＲＥＦＲＥＱｌ　）に先行して処理可能
なメモリアクセス要求（掛ρ）は２個迄とする。処理ブ
ロック１に対するリフレッシ−要求（几ＥＦＲＥＱ１）
が発生した時、同時に１番目のメモリアクセス要求（Ｒ
ＢＱ’　１　）が発生しているので、この場合は、１番
目のメモリアクセス要求（Ｒ，ＥＱ’　１）をリフレッ
シ−要求ＣＲＥＦＲＥＱｌ　）に優先して処理し、対応
するメモリアクセス信号（ＡＣ８１）をメモリ装置へ送
出する。２番目のメモリアクセス要求（ＲＩＩＱ’　２
　）に対しても１番目と同様に処理し、対応するメモリ
アクセス信号（ＡＣ８’２）をメモリ装置へ送出する。In the figure, 1 is a memory access device, 2 is a memory device, and 6 is a refresh control circuit. REQ is the memory access request from the memory access device to the refresh control circuit, and REF ■Curses 1 to n are the same < n of IC-RAM
A
C8 is the memory access signal from the refresh control circuit to the memory device, and REF1 to n are the same (IC-RA
Refresh signals corresponding to n blocks of M are shown. Here, one refresh request (REFI'L)
'Q1) is five consecutive memory access requests (RE
Let me explain the case where there is a conflict with Q). According to the refresh cycle time limit (TRFL), a maximum of two memory access requests (rho) can be processed prior to a refresh request (REFREQl). Refresh request for processing block 1 (EFREQ1)
occurs, the first memory access request (R
BQ'1) has occurred, so in this case, the first memory access request (R, EQ'1) is processed with priority over the refresh request CREFREQl), and the corresponding memory access signal (AC81) is processed. Send to memory device. Second memory access request (RIIQ' 2
) is processed in the same way as the first one, and the corresponding memory access signal (AC8'2) is sent to the memory device.

３番目のメモリアクセス要求（ＲＥＱ’３）が発生した
時は、処理ブロック１に対するリフレッシュ要求（ＲＥ
ＦＲＥＱｌ）が既に１番目と２番目のメモリアクセス要
求（ＲＥＱ’　１　、２）の処理により待たせられて」
ｄす、これ以上時てばリフレッシュサイクルタイムの制
限時間（ＴＲＦＬ）を超過する恐れがあるため、この場
合は逆に、メモリアクセス要求（ＲＦＡ’３）に優先し
てリフレッシュ要求（ＲＫＦＲＥＱｌ）を処理し、対応
するリフレッシュ信号（ＲＥＦｌ）をメモリ装置へ送出
する。この後、６番目のメモリアクセス要求（ＲＥＱ’
３）を処理し、対応するメモリアクセス信号（ＡＣ８’
　３　）をメモリ装置へ送出する。このため、６番目の
メモリアクセス要求の処理が、通常の処理より遅れてし
まう。この様に、従来技術のリフレッシュ制御方式によ
ると、許容数（この例では２個）を越えて連続するメモ
リアクセス要求がリフレッシュ要求と競合した場合、後
続するメモリアクセス要求の処理が必ず待たせられ、そ
の結果、メモリ装置に対するメモリアクセスの性能が低
下するといった欠点があった。When the third memory access request (REQ'3) occurs, a refresh request (REQ'3) for processing block 1 is issued.
FREQl) has already been kept waiting due to the processing of the first and second memory access requests (REQ' 1, 2).
If it takes any longer, there is a risk that the refresh cycle time limit (TRFL) will be exceeded, so in this case, the refresh request (RKFREQl) will be processed with priority over the memory access request (RFA'3). and sends a corresponding refresh signal (REF1) to the memory device. After this, the sixth memory access request (REQ'
3) and the corresponding memory access signal (AC8'
3) is sent to the memory device. Therefore, the processing of the sixth memory access request is delayed compared to normal processing. In this way, according to the refresh control method of the prior art, if consecutive memory access requests exceeding the allowable number (two in this example) conflict with refresh requests, the processing of the subsequent memory access requests is always made to wait. As a result, there has been a drawback that the performance of memory access to the memory device is degraded.

発明の目的 本発明の目的は、従来リフレッシュサイクルタイム内で
１回のみ発行していたＩＣ−ＲＡ１’ｖｉの個々のブロ
ックに対するリフレッシュ要求を複数回発行し、そのい
ずれもがメモリアクセス要求と競合した場合のみ最後の
リフレッシュ要求を優先して処理し、その他の場合は常
にメモリアクセス要求を優先して処理することＫより、
リフレッシュ要求との競合でメモリアクセス要求の処理
が待たされる確率を低減するリフレッシュ制御方式を提
供することにある。OBJECTS OF THE INVENTION It is an object of the present invention to issue refresh requests for individual blocks of IC-RA1'vi multiple times, which were conventionally issued only once within the refresh cycle time, and each of them conflicts with a memory access request. From K, give priority to the last refresh request only in case, and always give priority to memory access request in other cases.
An object of the present invention is to provide a refresh control method that reduces the probability that processing of a memory access request is delayed due to conflict with a refresh request.

ＩＣ−ＲＡＭの特定ブロックのリフレッシュ要求がリフ
レッシ−サイクル内で１回のみ発行される場合、複数個
の連続するメモリアクセス要求がリフレッシュ要求と競
合すると、リフレッシュサイクルタイムの制限によりリ
フレッシュを優先するため、後続するメモリアクセスの
一部が待たせられることがある。しかし−、リフレッシ
ュサイクル内で複数回リフレッシュ要求を発行し、メモ
リアクセス要求と競合しない時を選んでリフレッシ−を
行う様にすれば、リフレッシュ要求との競合によるメモ
リアクセス要求の処理待ちの回数が少なくなる。この方
法により、メモリ装置のメモリアクセスの性能向上を計
る。When a refresh request for a specific block of IC-RAM is issued only once in a refresh cycle, if multiple consecutive memory access requests conflict with a refresh request, priority is given to refresh due to the refresh cycle time limit. Some subsequent memory accesses may be made to wait. However, if you issue refresh requests multiple times within a refresh cycle and choose a time when refreshing does not conflict with memory access requests, you can reduce the number of times memory access requests have to wait for processing due to conflicts with refresh requests. Become. This method aims to improve the memory access performance of the memory device.

発明の実施例 以下、本発明の一実施例を図４〜５により説明する。本
発明によるリフレッシュ制御方式の構成図を図４に、概
略動作を図５に示す。図中、１．２．３及び、ＲＥＱ　
、　ＲＥＦＲＥＱｌ　〜ｎ　、　ＡＣ８、ＲＥＦ　１〜
ｎは図２〜６で述べたものと同一であり、４はＩＣ−Ｒ
ＡＭの各リフレッシュブロック毎に発行されるリフレッ
シュ要求のうち、メモリアクセス要求と競合したため処
理されなかった、リフレッシュ要求の回数を計数するた
めのリフレッシュカウンタ（ＲＰＣ１〜ｎ）である。こ
こでは、各ブロックに対応するリフレッシュ要求（ＲＥ
ＦＲＥＱｌ−ｎ　）が、リフレッシュサイクルタイム（
ＴＲＦ　）のＪｌｉに各々２回ずつ発行され、ブロック
１に対するリフレッシュ要求（ＲＥＦＲＥＱｌ）は、初
めの１回目が２個の連続するメモリアクセス要求（凝視
）と又、ブロック２に対するリフレッシュ要求（Ｒ，Ｅ
ＦＲＥＱ２　）は、初めの１回目が１個のメモリアクセ
ス要求（ＲＥＱ　）と、２回目が６個の連続するメモリ
アクセス要求（Ｒ，ＥＱ　）と競合している場合につい
て説明する。ＩＣ−ＲＡＭのブロック１に対応する１回
目のリフレッシュ要求（ＲＥＦＲＥＱｌ　）は２個の連
続するメモリアクセス要求と競合しているが、対応する
リフレッシュカウンタ（ＲＦＣｌ、）が０′なので各々
のメモリアクセス要求（ＲＥＱ”１．２　）を優先して
処理し、メモリアクセス信号（ＡＣ８’１．２　）をメ
モリ装置へ送出する。Embodiment of the Invention An embodiment of the present invention will be described below with reference to FIGS. 4 and 5. A block diagram of the refresh control method according to the present invention is shown in FIG. 4, and a schematic operation thereof is shown in FIG. In the figure, 1.2.3 and REQ
, REFREQl ~n, AC8, REF 1~
n is the same as described in Figures 2-6, and 4 is IC-R
This is a refresh counter (RPC1-n) for counting the number of refresh requests issued for each AM refresh block that were not processed due to conflict with a memory access request. Here, the refresh request (RE
FREQl-n) is the refresh cycle time (
The refresh request (REFREQl) for block 1 is issued twice to each Jli of TRF
FREQ2) will be explained in the case where the first time is in conflict with one memory access request (REQ) and the second time is in conflict with six consecutive memory access requests (R, EQ). The first refresh request (REFREQl) corresponding to block 1 of the IC-RAM conflicts with two consecutive memory access requests, but since the corresponding refresh counter (RFCl, ) is 0', each memory access request (REQ"1.2) is processed with priority, and a memory access signal (AC8'1.2) is sent to the memory device.

同時に、対応するリフレッシュカウンタ（ＲＰＣｌ　）
を＋１する。ＩＣ−ＲＡＭのブロック２に対応する１回
目のリフレッシュ要求（ＲＥＦＲＥＱ２　）は１個のメ
モリアクセス要求ＣＲＥＱ　）と競合して（・るが、対
応するりフレツシーカウンタ（ＲＦｅ５　）が“０°な
のでメモリアクセス要求（ＲＥＱ　）を優先して処理し
、メモリアクセス信号（ＡＣ８）をメモリ装置へ送出す
る。同時に、対応するりフレツシーカウンタ（ＲＦｅ５
　）を＋１する。次に、ブロック゛１に対応する２回目
のリフレッシュ要求（１”ＬＢＦＲＢＱｉ　）はメモリ
アクセス要求（ＲＥＱ　）と競合していないので、無条
件にリフレッシ−要求（ＲＥＦＲＥＱｌ　）を処理し、
リフレッシ−信号（ＲＥＦｌ）をメモリ装置へ送出する
。同時に、対応するりフレッシーカウンタ（ＲＦＣｌ）
を”０“にリセットする。ブロック２に対応する２回目
のリフレッシュ要求（ＲＥＦＲＥＱ２　）は３個の連続
するメモリアクセス要求と競合しているが、前回のリフ
レッシュ要求ＣＢ、ＥｉＴＬＥＱ２　）が発行された時
、メモリアクセス要求（ＲＥＱ　）を優先して処理し、
その結果、対応するリフレッシュカウンタ（ＲＦｅ５）
が１′になっているので、今回は先頭から２個のメモリ
アクセス要求（ＦｔｌｌｌｉｌｉＱ”１．２　）のみ１
フフレ　。At the same time, the corresponding refresh counter (RPCl)
Add +1 to The first refresh request (REFREQ2) corresponding to block 2 of the IC-RAM conflicts with one memory access request (CREQ), but since the corresponding refreshing counter (RFe5) is “0°, It processes the access request (REQ) with priority and sends the memory access signal (AC8) to the memory device.At the same time, the corresponding RFP counter (RFe5)
) is +1. Next, since the second refresh request (1''LBFRBQi) corresponding to block 1 does not conflict with the memory access request (REQ), the refresh request (REFREQl) is processed unconditionally,
A refresh signal (REF1) is sent to the memory device. At the same time, the corresponding Rifleshy counter (RFCl)
Reset to "0". The second refresh request (REFREQ2) corresponding to block 2 conflicts with three consecutive memory access requests, but when the previous refresh request CB, EiTLEQ2) was issued, the memory access request (REQ) Process with priority,
As a result, the corresponding refresh counter (RFe5)
is 1', so this time only the first two memory access requests (FtlliliQ"1.2) are 1.
Fufure.

ソシュ要求に優先して処理し、メモリアクセス信号（Ａ
Ｃ８”１．２　）をメツモリ装置へ送出する。先頭から
６個目のメモリアクセス要求（ＲＥＱ”３　）はリフレ
ッシュ要求（ＲＥＦＲＥＱ２　）を優先して処理し、リ
フレッシ−信号（ＲＥＦ２　）をメモ１ノ装置へ送出す
る。同時に、対応するりフレツシーカウンタ（ＲＦｅ５
　）をｌＯｌにリセットする。そして、リフレッシュ信
号（Ｒ３Ｆ２　）送出後、３個目のメ、。The memory access signal (A
C8"1.2) to the memory device. The sixth memory access request (REQ"3) from the beginning is processed with priority given to the refresh request (REFREQ2), and the refresh signal (REF2) is sent to the memory 1 memory. Send to device. At the same time, the corresponding Reflexi Counter (RFe5
) to lOl. Then, after sending the refresh signal (R3F2), the third message.

モリアクセス要求（ＲＥＱ’３　）を処理し、メモリア
クセス信号（ＡＣ８３）をメモリ装置へ送出する。すな
わち、リフレッシュカウンタは、リフレッシ−を行った
時°０°にリセットし、リフレッシュ要求とメモリアク
セス要求が競合し、メ　　】モリアクセスを優先して行
った時＋１するカウンタである。このリフレッシュカウ
ンタの値によってリフレッシ−要求の処理待ちの限界を
検知し、限界を検知した時のみ、メモリアクセス要求に
優先してリフレッシ−要求を処理し、その他はリフレッ
シュ要求に優先してメモリアクセス要求を処理する。こ
れにより、リフレッシュ要求との競合から発生するメモ
リアクセス要求の処理待ちの回数を少くするものである
。この様に、本実施例によれば、メモリアクセス要求が
リフレッシュ要求との競合により処理待ちとなる確率を
低減できるので、メモリ装置のメモリアクセスの性能向
上に効果がある。It processes the memory access request (REQ'3) and sends a memory access signal (AC83) to the memory device. That is, the refresh counter is a counter that is reset to 0° when refreshing is performed, and incremented by 1 when a refresh request and a memory access request conflict and memory access is given priority. The limit of waiting for refresh requests to be processed is detected based on the value of this refresh counter, and only when the limit is detected, refresh requests are processed with priority over memory access requests, and in other cases, memory access requests are prioritized over refresh requests. process. This reduces the number of times memory access requests have to wait for processing due to conflicts with refresh requests. In this manner, according to the present embodiment, the probability that a memory access request is placed on a waiting list due to conflict with a refresh request can be reduced, which is effective in improving the memory access performance of the memory device.

発明の効果 本発明によれば、メモリ装置に於けるメモリアクセス要
求とりフレツシー要求との競合で発生するメモリアクセ
ス要求の処理待ちの確率を低減できるので、メモリ装置
のメモリアクセスの性能向上に効果がある。Effects of the Invention According to the present invention, it is possible to reduce the probability of waiting for processing of a memory access request that occurs due to a conflict between a memory access request and a flexible request in a memory device, which is effective in improving memory access performance of a memory device. be.

【図面の簡単な説明】[Brief explanation of the drawing]

！ｌ’！’はリフレッシュを必要とするＩＣ−ＲＡＭの
構外、２配 造園、砦は従来技術によるりフレツシー制御方式の構成
図１社は鼾の方式による動作図。 市秦Ｉｆｌ　　　千ψｎ 式の構成図、計は炉の方式による動作図である。 符号の説明 １・・・・・・メモリアクセス装置、２・・曲メモリ装
置、３・・・・・・ＩＪ　７　Ｌ／ッシュ制御回路％４
・曲・リフレッシュカウンタ。 手続補正書（方式） 特許庁長官い　　　　　　　′”パ′″　５″７　１］
、　１９．”補正をする者 ＩＩ　Ｐｔ　２の関（！　　　特　許　出　願　人（１
所　　　〒ｉｎｎ東京都千代田区丸の内−’Ｔ−目５番
１号ン、Ｉ′１　　　　　輪＋１１１１’ｌ　式／、叫
１　１１　　立　　製　　ｆ乍　　所ｉ’、　　Ｊ／？
Ｘ−：、ｌｌｌ　　　勝　　茂代　　　理　　　人 捕１１：、の内容　別紙のとおり 明　　　　　　細　　　　　Ａ４ １、発明の名称　メモリ装置のリフレ、ンユ制画方式 特許請求の範囲 １、リフレッシュを必要とするメモリ装置に於いて、リ
フレッシュサイクルタイム内で同一ブロックのリフレッ
シュを複数回指示し、リフレッシュが可能な時リセット
し、リフレッシュがメモリアクセスと競合して不可能な
時＋１するカウンタをリフレッシュのブロックに対応し
て設ける。このカウンタの値により、リフレッシュサイ
クルタイム内で最終となるリフレッシュを検知し、その
場合だけゴーモリアク−セスに優先してリフレッシュを
行い、その他の場合は常にリフレッシュに優先してメモ
リアクセスヲ行すうことにより、メモリアクセスがリフ
レッシ。 との競合で待ちとなる確率を減少させることを特徴とす
シメモリ装置のりフレノシー制御方式。 ６　発明の詳細な説明 発明の対象 本発明はダイナεツク型）Ｃ’−ＲＡＭで構成されてい
るメモリ装置に係り、特にメモリアクセスの性能向上に
好適なりフレノへ制御方式に関する。 従来技術 リフレッシュを必要とするＪ（、’−ＲＡＭの構造の例
を図１ＶＣ示す。ｌ（、’−ＲΔＭはメモリチップがｍ
行ｎ列からなる７トリクス状に配置されており、リンレ
ノシーは通常各列・各行を処理ブロックとして行なわれ
る。個々のブロックに対するリフレッシ−の時間間隔は
、Ｊｃ−ＲＡＭの電気的特性から許容限度となる制限時
間（Ｔｒｒｐｔ、）が定っており、通常はこれより短い
リフレッシユザイ／／　／ｌ／　タイム（ＴＲＩ）テ少
なくとも１回のリフレッシ−が行なわれている。それ故
、Ｉｃ’−ＲＡＭ全体ではりフレッシュタイム（１’ｔ
ｒｐ）の時間内に少なくともりフレッシュのブロック数
（ｎ又はｍ）に相当する回数だけリフレッシ−が行なわ
れている。この様なＩＣ’−ＲＡＭで構成されているメ
モリ装置のりフレッシュ制御方式について、従来の技術
を以下説明する。従来技術（でよるリフレッシ−制御方
式の構成図を図２ＶＣ１概略動概略図６に示す。図中、
１はメモリアクセス装置。 ２はメモリ装置、６はりフレノンユ開側１回路を示す。 ＲＥＱはメモリアクセス装置がらりフレッシュ制御方式
に対するメモリアクセス要求を。 ＲＥＦＲＥＱ　１〜ｎは同じ＜　ＩＣ−ＲＡ４１のｎ個
のブロックに対応したりフレッシュ要求を示し又、ＡＣ
′Ｓはリフレッシ−制御回路からメモリ装置に対するメ
モリアクセス信号を、Ｒ１１Ｐ’１〜ｎは同じ＜　／　
Ｃ’　−ＲＡ　Ｍのｎ個のブロックに一対応したりフレ
ノシー信号を示す。ここでは、１個のリフレッシュ要求
（ＲＥＦＲＥｇ　１）が６個の連続するメモリアクセス
要求（ＲＥｑ　）と競合する場合について説明する。リ
フレッシュサイクルタイムの制限時間（１’ＲＦＬ）の
規定より、リフレッシ−要求（１？ＥＦＲＥＱ　１　）
に先行して処理可能なメモリアクセス要求（ＲＥＱ）は
２個迄とする。処理ブロック１に対するリフレッシュ要
求（ＲＥ　Ｆ　／＜　Ａ“Ｑｌ）が発生した時、同時に
１番目のメモリアクセス要求（Ｊ＜ＥＱ’Ｊ’　１）が
発生しているので、この場合は、１番目のメモリアクセ
ス要求（ｊ（ＥＱ＋　１）ヲリルノシュ要求（ＲＥＦＩ
？ＪＥＱ　１　）　Ｋ　（ｉｆ先して処理し、対応する
メモリアクセス信号（ＡｃＳ”１）をメモリ装置・＼送
出する。２番目のメモリアクセス要求（１？Ｅｃｌ”　
２　）に対しても１番目と同様に処理し、対応するメモ
リアクセス信号（ＡＣ’Ｓ“２）ヲ、’　モ！Ｊ　ｉ　
ｆｆｉへ送出する。６番目のメ％　ＩＪアクセス要求（
ＪｃＥＱ”　６　）が発生した時は、処理ブロック１に
対するりフレッシュ要求”（”Ｒｐ：ｐＲＥＱｑ　）が
既に１番目と２番目のメモリアクセス要求（ｔ＜ｔｔＱ
＋　４　、２　）ノ処理により待たせられており１、こ
れ以上待てばリフレッシュサイクルタイムの制限時間（
Ｔｎｐｔ）を超過する恐れがあるため、この場合は逆に
、メモリアクセス要求（ｔ＜　ｔ：Ｑ＋　５　＞に優先
してリフレッシ−要求（ＲＥＦＲＥＱｌ）を処理し、対
応するリンレノシ、信号（ＲＥＪ’　＊　）をメモリ装
置へ送出する。この後、６番目のメモリアクセス要求（
ＲＥＱ”　５　）を処理し、対応するメモリアクセス信
号（ＡＣ″ｓ４′３）をメモリ装置へ送出する。このた
め、６番目のメモリアクセス要求の処理が、通常の処理
より遅れてしまう。 この様に、従来技術のりフレノン・制御方式によると、
許容数（この例では２個）を越えて連続するメモリアク
セス要求がリンレノシー要求と競合した場合、後続する
メモリアクセス要求の処理が必ず待たせられ、その結果
、メモリー装置に対するメモリアクセスの性能が低下す
るといった欠点があった。 発明の目的 本発明の目的は、従来リフレッシ−サイクルタイム内で
１回のみ発行していたＩＣ−Ｉ？ＡＡｌの個個のブロッ
クに対するリフレッシュ要求を複数回発行し、そのいず
れもがメモリアクセス要求と競合した場合のみ最後のり
フレッシュ要求を優先して処理し、その他の場合は常に
メモリアクセス要求を優先して処理することにより、リ
フレッシュ要求との競合でメモリアクセス要求の処理が
待たされる確率を低減するりフレッシュ制御方式を提供
することにある。 発明の詳細な説明 ＩＣ−ＲＡＭの特定ブロックのりフレッシュ要求がリフ
レノンユサイクル内で１回のみ発行される場合、複数個
の連続するメモリアクセス要求がリフレッシュ要求と競
合すると、リフレソシコ→ノーイクルタイムの制限によ
りリフレッシュを優先するため、後続するメモリアクセ
スの一部が待たせられることがある。しかし、リフレッ
シ・→ノーイクル内で複数回りフレノン−要求を発行し
、メモリアクセス要求と競合しない時を選んでリフレッ
シ、を行５様にすれば、リフレッシュ要求との競合によ
るメモリアクセス要求の処理待ちの回数が少なくなる。 この方法によりメモリ装置のメモリアクセスの性能向上
を計る発明の実施例 以Ｆ、本発明の一実施例を図４〜５により説明する。本
発明によるリフレッシ−制御方式の構成図を図４に、概
略動作を図５に示す。図中１．２．５及び、　ＲＥＱ　
、　ＲＩＥＦＲＥＱ　１〜ｎ　、　ＡＣ３１（１’：Ｉ
”　１〜ｎは図２〜５で述べたものと同一であり、４は
／　Ｃ’　−ＲＡ　Ｍの各リフレッシ、ブロック毎に発
行されるリフレッシ−要求のうち、メモ１ノアクセス要
求と競合したため処理されなかった、リフレッシュ要求
の回数を計数するための１ノフレツシユカウンタ（ＲＦ
Ｃ１〜７１　）である。ここでは、各ブロックに対応す
るりフレノン。要求（ＲＥＦＩイＥＱ　１〜ｎ）が、リ
フレッシュサイクルタイム（Ｔｔｒｐ）の期間に各々２
回ずつ発行され。 ブロック１に対するリフレッシ−要求（ＲＥＰ’ＲＥＱ
１）は、初めの１回目が２個の連続するメモリアクセス
要求（ＲＥＱ）と又、ブロック２に対するリフレッシュ
要求（ＲＥＦＲＥＱ　２　）は、初めの１回目が１個の
メモリアクセス要求（ＲＥＱ）ト。 ２回目が３個の連続するメモリアクセス要求（ＲＥＱ）
と競合している場合につし・て説明する。 １（、’−ＲＡＭブロック１に対応する１回目のりフレ
ッシュ要求（ＲＥＦＲＥＱ　１）は２個の連続するメモ
リアクセス要求と競合しているが、対応すく）リフレッ
シ−カウンタ（ＲＦＣｌ　）　カ’Ｕ’なので各各のメ
モリアクセス要求（ＲＥＱ”１．２　）を優先して処理
し、メモリアクセス信号（ＡＣ，Ｓ　　１　、２）をメ
モリ装置−＼送出ずろ。同時に、７Ｊ応するリフレッシ
ュカウンタ（ＩイＰ’Ｃ１）を＋１する。ＩＣ−ＲＡＭ
のブロック２に７・１応する１回目のりフレノ／ユ沙求
（／ぜＬ′Ｆｔ＜ＥＱ２　）は１個のメモリアクセス要
求（ＲＥＱ）と競合しているが、対応するリフレッシュ
カウンタ（Ｒ／′’Ｃ’　２　）が０なのでメモリアク
セス要求（／＜１！″Ｑ）を優先して処理し、メモリア
クセス信号（ＡＣ”４５）をメモリ装置へ送出すイ）。 同時に、対応するリフレッシュカウンタ（ｌイｌ′°ｃ
　２　）を＋１する。次に、フ゛ロック１に刊応する２
回目のリフレッシュ要求（ＲＥＦＲＥＱｌ）はメモリア
クセス要求（ＲＥＱ　）と競合していないので、無条件
にリフレッシュ要求（ＲＥＦＩゞＡ’Ｑ１）を処Ｊ！ｌ
！　ｔ、・　１ノフレソシ一イ言号（ＩンＥＦ　１　）
なメモリ装置へ送出する。同時に、対応するリフレッシ
ュカウンタ（１’Ｃ’　１　）を゛０′ニリセノトする
。ブロック２に対応する２回目のりフレッシュ要求（Ｒ
ＥＦＲＥＱ　２　）は６個の連続するメモリアクセス要
求と競合しているが、前回のりフレノン３要求（ＲＥＦ
ｔ＜Ｅｃ４２　）が発行された時、メモリアクセス要求
（ＲＥＱ）を優先して処理し、ソノ結果、対応するリフ
レッシュカウンタ（ＲＥＱ２）が１′ニなっているので
、今回は先頭から２個のメモリアクセス要求（ＲＥＱ　
　１　、　ｔ　）　ノミ’）フレッシュ要求に優先して
処理し、メモリアクセス信号（ＡＣ５”　１．２　）を
メモリ装置へ送出する。先頭から６個目のメモリアクセ
ス要求＜ｎｐ：Ｑ”３）はりフレッシュ要求（ＲＥＦＲ
ＥＣＩ　２　）を優先して処理し、リフレッシエ信号（
ＲＥＩ”　２　）をメモリ装置へ送出する。同時に、対
応するリフレッシュカウンタ（ＲＥＱ２　）をゝ０′に
リセットする。 そして、リフレッシユ信号（ＲＥＦ２）送出後、６個目
のメモリアクセス要求（ＲＥｃ）”　ｓ　）を処理し、
メモリアクセス信号（ｙｘｃ、ｓ５）をメモリ装置へ送
出する。すなわち、リフレッシ−カウンタは、リフレッ
シュを行なった時゛０′にリセットし、リフレッシュ要
求とメモリアクセス要求が競合し、メモリアクセスを優
先して行なった時＋１するカウンタである。このリフレ
ノ７、カウンタの値によってリフレッシュ要求の処理待
ちの限界を検知し、限界を検知した時のみ〜、メモリア
クセス要求に優先してリフレッシュ要求を処理し、その
他はリフレノ７ユ要求に優先してメモリアクセス要求を
処理する。これにより。 リフレッシュ要求との競合から発生するメモリアクセス
要求の処理待ちの回数を少くするものである。この様匠
、本実施例によれば、メモリアクセス要求がリフレッシ
ュ要求との競合により処理待ちとなる確率を低減できる
ので、メモリ装置のメモリアクセスの性能向上に効果が
ある。 発明の効果 本発明によれば、メモリ装置に於けるメモリアクセス要
求とりフレノシー要求との競合で発生するメモリアクセ
ス要求の処理待ちの確率を低減できるので、メモリ装置
のメモリアクセスの性能向上に効果がある。 ４、図面の簡単な説明 第１図はりフレッシュを必要とするＩｃ−ＲＡＭの構造
図、第２図は従来技術によるりフレッシュ制御方式の構
成図、第６図は第２図の方式による動作図、第４図は本
発明の一実施例のりフレッシュ制御方式の構成図、第５
図は第４図の方式による動作図である。 符号の説明 １・・・メモリアクセス装置、２・・・メモリ装置、６
・・・リフレッシ、制御回路、４・・・リフレッシュカ
ウンタ。 代理人弁理士　薄　１）利　幸 ４６１! l'! ' is a diagram of the outside of the IC-RAM that requires refreshing, two landscaping gardens, and a fort based on the conventional technology; a configuration diagram of the Flexi control system; and one company is an operational diagram using the snore system. Ichihata Ifl 1,000ψn The configuration diagram of the formula, and the diagram of the operation according to the furnace method. Explanation of symbols 1...Memory access device, 2...Song memory device, 3...IJ7 L/sh control circuit%4
-Song/refresh counter. Procedural amendment (formality) Commissioner of the Patent Office ′”Pa′” 5″7 1]
, 19. “Amendr II Pt 2 (! Patent applicant (1)
Tokoro 〒inn Marunouchi, Chiyoda-ku, Tokyo-'T-5-1, I'1 Wheel + 1111'l Type/, Shouting 1 11 Standing f 乍 Place i', J/?
X-:,lll Katsu Shigeyo Osamu Hitori 11:, Contents Details as attached A4 1. Title of the invention Reflation of memory device, Nyu drawing system Claim 1: In a memory device requiring refreshment A counter is provided corresponding to the block to be refreshed, and is instructed to refresh the same block multiple times within a refresh cycle time, is reset when refresh is possible, and is incremented by 1 when refresh is impossible due to conflict with memory access. Based on the value of this counter, the final refresh within the refresh cycle time is detected, and only in that case, refresh is performed with priority over Gomory access, and in other cases, memory access is always performed with priority over refresh. , memory access is refreshed. A memory device glue french control method characterized by reducing the probability of waiting due to competition with the memory device. 6 DETAILED DESCRIPTION OF THE INVENTION Object of the Invention The present invention relates to a memory device constituted by a dynamic RAM (C'-RAM), and particularly to a control system suitable for improving memory access performance. An example of the structure of J(,'-RAM that requires prior art refresh is shown in Figure 1VC.l(,'-RΔM is
They are arranged in a 7-trix configuration consisting of rows and n columns, and phosphor efficiency is usually performed using each column and each row as a processing block. The refresh time interval for each block has a permissible limit time (Trrpt) determined from the electrical characteristics of the Jc-RAM, and normally the refresh time (Trrpt) is shorter than this. TRI) Refreshing has been performed at least once. Therefore, the entire Ic'-RAM has a fresh time (1't
Refreshing is performed at least as many times as the number of refreshed blocks (n or m) within the time period rp). A conventional technique for controlling a memory device configured with such an IC'-RAM will be described below. A configuration diagram of the refresh control system according to the prior art is shown in FIG. 2, VC1 schematic diagram, and FIG. 6.
1 is a memory access device. 2 shows a memory device, and 6 shows one circuit on the open side of the Frennon unit. REQ is a memory access request for the refresh control method by the memory access device. REFREQ 1 to n are the same < correspond to n blocks of IC-RA41, indicate a fresh request, and
'S is the memory access signal from the refresh control circuit to the memory device, and R11P'1 to n are the same.
C'-RAM corresponds to n blocks or indicates a frequency signal. Here, a case will be described in which one refresh request (REFREg 1) conflicts with six consecutive memory access requests (REq). According to the refresh cycle time limit (1'RFL), the refresh request (1?EFREQ 1)
Up to two memory access requests (REQs) can be processed in advance. When the refresh request (RE F /< A "Ql") for processing block 1 occurs, the first memory access request (J<EQ'J' 1) occurs at the same time, so in this case, the first Memory access request (j (EQ + 1) request (REFI)
? JEQ 1) K (if processed first and sends the corresponding memory access signal (AcS"1) to the memory device. Second memory access request (1?Ecl"
2) is processed in the same way as the first, and the corresponding memory access signal (AC'S"2) is processed.
Send to ffi. 6th me% IJ access request (
JcEQ"6) occurs, the refresh request for processing block 1 ("Rp:pREQq) has already been processed by the first and second memory access requests (t<ttQ
+ 4, 2) processing is making you wait 1, and if you wait any longer, the refresh cycle time limit (
In this case, conversely, the refresh request (REFREQl) is processed with priority over the memory access request (t<t:Q+5>), and the corresponding link ratio, signal (REJ' * ) is sent to the memory device.After this, the sixth memory access request (
REQ"5) and sends a corresponding memory access signal (AC"s4'3) to the memory device. Therefore, the processing of the sixth memory access request is delayed compared to normal processing. In this way, according to the conventional glue frenone control method,
If consecutive memory access requests exceeding the allowable number (two in this example) conflict with a linkage request, the processing of subsequent memory access requests is always made to wait, and as a result, the performance of memory access to the memory device decreases. There were drawbacks such as: OBJECT OF THE INVENTION The object of the present invention is to prevent IC-I?, which was conventionally issued only once within the refresh cycle time. Issue refresh requests for individual blocks of AAl multiple times, and only if they conflict with memory access requests will the last refresh request be given priority, otherwise the memory access request will always be given priority. The purpose of this processing is to reduce the probability that processing of a memory access request is delayed due to conflict with a refresh request, and to provide a refresh control method. DETAILED DESCRIPTION OF THE INVENTION When a refresh request for a specific block of IC-RAM is issued only once within a refresh cycle, if multiple consecutive memory access requests conflict with the refresh request, the refresh request will be delayed. Due to restrictions, priority is given to refresh, so some subsequent memory accesses may be forced to wait. However, if you issue a Frenon request multiple times within a refresh → no cycle and choose a time when it does not conflict with a memory access request and perform refresh as in line 5, you can avoid waiting for memory access requests due to conflicts with refresh requests. The number of times will decrease. An embodiment of the present invention that aims to improve memory access performance of a memory device using this method will now be described with reference to FIGS. 4 and 5. A block diagram of the refresh control system according to the present invention is shown in FIG. 4, and a schematic operation thereof is shown in FIG. 1.2.5 in the figure and REQ
, RIEFREQ 1~n, AC31(1':I
” 1 to n are the same as those described in FIGS. 2 to 5, and 4 is because it conflicts with the access request for memory 1 among the refresh requests issued for each block of /C'-RAM. 1 refresh counter (RF
C1-71). Here, each block corresponds to a frenone. Requests (REFI and EQ 1 to n) are received 2 times each during the refresh cycle time (Ttrp).
Published in batches. Refresh request for block 1 (REP'REQ
1), the first time is two consecutive memory access requests (REQ), and the first time the refresh request (REFREQ 2 ) for block 2 is one memory access request (REQ). The second time is three consecutive memory access requests (REQ)
Let me explain if there is a conflict with Since the refresh counter (RFCl) is Each memory access request (REQ"1.2) is processed with priority and the memory access signal (AC, S1, 2) is sent to the memory device. At the same time, the refresh counter (IIP) corresponding to 7J is 'C1) +1.IC-RAM
The first request (/zeL'Ft<EQ2) corresponding to block 2 of 7.1 conflicts with one memory access request (REQ), but the corresponding refresh counter (R/ Since ''C' 2 ) is 0, the memory access request (/<1!''Q) is processed with priority, and the memory access signal (AC"45) is sent to the memory device a). At the same time, the corresponding refresh counter (l'°c
2) +1. Next, block 2 corresponding to block 1
Since the second refresh request (REFREQl) does not conflict with the memory access request (REQ), the refresh request (REFIA'Q1) is processed unconditionally! l
! t,・1 nofresochii word (IinEF 1)
data to a memory device. At the same time, the corresponding refresh counter (1'C' 1 ) is reset to '0'. The second refresh request (R
EFREQ 2 ) is competing with 6 consecutive memory access requests, but the previous Norifrenon 3 request (REF
When t<Ec42) is issued, the memory access request (REQ) is processed with priority, and as a result, the corresponding refresh counter (REQ2) is 1', so this time, the first two memory Access request (REQ)
1, t) Process the fresh request with priority and send the memory access signal (AC5" 1.2) to the memory device. The 6th memory access request from the beginning <np:Q"3) Fresh request (REFR)
ECI 2) is processed with priority, and the refresher signal (
REI"2) to the memory device. At the same time, the corresponding refresh counter (REQ2) is reset to 0'. Then, after sending the refresh signal (REF2), the sixth memory access request (REc)"s ) and
A memory access signal (yxc, s5) is sent to the memory device. That is, the refresh counter is a counter that is reset to ``0'' when refreshing is performed, and incremented by 1 when a refresh request and a memory access request conflict and memory access is given priority. Refreno 7 detects the limit of waiting for refresh requests based on the counter value, and only when the limit is detected, refresh requests are processed with priority over memory access requests, and other requests are given priority over Refreno 7 requests. Process memory access requests. Due to this. This reduces the number of times memory access requests are waited for to be processed due to conflict with refresh requests. According to this embodiment, it is possible to reduce the probability that a memory access request will be waiting for processing due to conflict with a refresh request, which is effective in improving the memory access performance of the memory device. Effects of the Invention According to the present invention, it is possible to reduce the probability of waiting for processing of a memory access request that occurs due to conflict between a memory access request and a french request in a memory device, which is effective in improving memory access performance of a memory device. be. 4. Brief description of the drawings Fig. 1 is a structural diagram of an IC-RAM that requires refresh, Fig. 2 is a block diagram of a conventional refresh control method, and Fig. 6 is an operational diagram of the method shown in Fig. 2. , FIG. 4 is a configuration diagram of a glue fresh control system according to an embodiment of the present invention, and FIG.
The figure is an operation diagram according to the method of FIG. 4. Explanation of symbols 1...Memory access device, 2...Memory device, 6
...Refresh, control circuit, 4...Refresh counter. Representative Patent Attorney Susuki 1) Toshiyuki 461

Claims (1)

【特許請求の範囲】[Claims] １、　リフレッシュを必要とするメモリ装置に於いて、
リフレッシュサイクルタイム内で同一ブロックのリフレ
ッシュをｉ数回指示し、リフレッシュが可能な時リセッ
トし、リフレッシュがメモリアクセスと競合して不可能
な時＋１するカウンタをリフレッシュのブロックに対応
して設ける。このカウンタの値により、リフレッシュサ
イクルタイム内で最終となるりフレッシュを検知し、そ
の場合だけメモリアクセスに優先してリフレッシュを行
い、その他の場合は常にリフレッシβに優先してメモリ
アクセスを行うことＫより、メモリアクセスがリフレッ
シュとの競合で待ちとなる確率を減少させることを特徴
とするメモリ装置のりフレッシー制御方式。1. In memory devices that require refreshing,
A counter is provided corresponding to the block to be refreshed, which instructs to refresh the same block i number of times within a refresh cycle time, resets it when refresh is possible, and increments by 1 when refresh is impossible due to conflict with memory access. Based on the value of this counter, the final refresh within the refresh cycle time is detected, and only in that case refresh is given priority over memory access, and in other cases memory access is always given priority over refresh β. A memory device glue fresh control method characterized by reducing the probability that memory access will be delayed due to conflict with refresh.
JP57125666A 1982-07-21 1982-07-21 Refresh control system of memory device Pending JPS5919293A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP57125666A JPS5919293A (en) 1982-07-21 1982-07-21 Refresh control system of memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP57125666A JPS5919293A (en) 1982-07-21 1982-07-21 Refresh control system of memory device

Publications (1)

Publication Number Publication Date
JPS5919293A true JPS5919293A (en) 1984-01-31

Family

ID=14915648

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57125666A Pending JPS5919293A (en) 1982-07-21 1982-07-21 Refresh control system of memory device

Country Status (1)

Country Link
JP (1) JPS5919293A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5956296A (en) * 1982-09-27 1984-03-31 Fujitsu Ltd Refresh system of dynamic memory
JPS61126691A (en) * 1984-11-24 1986-06-14 Fujitsu Ltd Refreshing circuit of memory
JPS6242394A (en) * 1985-08-20 1987-02-24 Fujitsu Ltd Refresh system for memory

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5956296A (en) * 1982-09-27 1984-03-31 Fujitsu Ltd Refresh system of dynamic memory
JPH0462158B2 (en) * 1982-09-27 1992-10-05 Fujitsu Ltd
JPS61126691A (en) * 1984-11-24 1986-06-14 Fujitsu Ltd Refreshing circuit of memory
JPS6242394A (en) * 1985-08-20 1987-02-24 Fujitsu Ltd Refresh system for memory

Similar Documents

Publication Publication Date Title
US9894001B2 (en) I/O circuit and data transmission control method
US8687611B2 (en) Methods and apparatus for weighted queuing in DL MU MIMO
JPH07226769A (en) Method and apparatus for decision of access to transmission bus attached to communication exchange device
EP1196853B1 (en) Optimized random access scheme for a shared resource
EP0940056A2 (en) A method of setting the persistence of a mobile station in a cellular mobile radio network
US7373467B2 (en) Storage device flow control
US7506081B2 (en) System and method of maintaining high bandwidth requirement of a data pipe from low bandwidth memories
CN111522643B (en) Multi-queue scheduling method and device based on FPGA, computer equipment and storage medium
JP2020516988A (en) Memory refresh technology and computer system
KR20190126888A (en) Memory refresh technology and computer system
JPS5919293A (en) Refresh control system of memory device
US6374244B1 (en) Data transfer device
US20100226268A1 (en) Slot based persistent allocation scheme
CN114786276B (en) Service terminal access method and device, electronic equipment and storage medium
WO2022116985A1 (en) Resource perception method and apparatus
US20050180377A1 (en) Radio communication system time slot allocation method
CN115226159A (en) Method and device for determining backoff parameters based on spatial multiplexing mechanism
EP2519036A1 (en) Cluster system and method for transmitting broadcast messages thereof
JP3222820B2 (en) Data communication terminal and communication method
US6178177B1 (en) Data-processing network having non-deterministic access, but having deterministic access time
US5568494A (en) Encoding or decoding device comprising a paged memory
CN112600730B (en) Data transmission method, device, system and storage medium based on channel detection
CN115629720B (en) Asymmetric striping method on storage device based on flash memory as medium
CN117377117A (en) Communication method and device
WO2021129687A1 (en) Traffic prediction method and device and bandwidth allocation method and device