JPS5918882B2 - transistor warmer - Google Patents

transistor warmer

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JPS5918882B2
JPS5918882B2 JP13377675A JP13377675A JPS5918882B2 JP S5918882 B2 JPS5918882 B2 JP S5918882B2 JP 13377675 A JP13377675 A JP 13377675A JP 13377675 A JP13377675 A JP 13377675A JP S5918882 B2 JPS5918882 B2 JP S5918882B2
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  • Control Of Amplification And Gain Control (AREA)

Description

【発明の詳細な説明】 利得韻脚回路やスイッチング回路として使用できるトラ
ンジスタ回路として第1図のようなものがある。
DETAILED DESCRIPTION OF THE INVENTION There is a transistor circuit shown in FIG. 1 that can be used as a gain leg circuit or a switching circuit.

すなわち、第1図の回路では、入力信号は、トランジス
タQat Qb により差動増幅されて取り出されるが
、そのとき、トランジスタQcのベース電圧Vaを変化
させると、そのコレクタ電流Ioが変化してトランジス
タQa 、Qb のコレクタ電流が変化するので、これ
によりトランジスタQa 、Qb の電流増幅率が変化
してその利得が変化し、従って利得制御やスイッチング
などを行うことができる。
That is, in the circuit of FIG. 1, the input signal is differentially amplified and taken out by the transistor Qat Qb. At this time, when the base voltage Va of the transistor Qc is changed, its collector current Io is changed and the transistor Qa , Qb changes, this changes the current amplification factors of the transistors Qa, Qb, and their gains change, so that gain control, switching, etc. can be performed.

ところがこの回路では、出力信号の直流レベルVoは、 Vo = Vc c −−I ORL となるので、ベース電圧Vaを変化させてコレクタ電流
Ioを制御すると、出力信号の直流レベルVoが変化し
てしまう。
However, in this circuit, the DC level Vo of the output signal is Vo = Vcc − I ORL, so if the collector current Io is controlled by changing the base voltage Va, the DC level Vo of the output signal will change. .

またこれにより出力側のダイナミックレンジが変化して
しまう。
This also changes the dynamic range on the output side.

さらにコレクタ電流Ioの変化によりトランジスタQa
、Qb のコレクタ電流が変化するとき、それらのベ
ース・エミッタ間電圧が変化するので、これにより入力
側のダイナミックレンジも変化してしまう。
Furthermore, due to a change in the collector current Io, the transistor Qa
, Qb changes, their base-emitter voltages change, which also changes the dynamic range on the input side.

またコレクタ電流Io&ζ全消費電流でもあるが、この
ように消費電流が変化すると、IC化した場合、内部の
導電パターンに降下電圧の変化を生じたりして他の回路
に干渉を与えることがあるので、IC化に不利である。
Also, the collector current Io & ζ is the total current consumption, but if the current consumption changes in this way, if it is integrated into an IC, it may cause a change in the voltage drop in the internal conductive pattern and cause interference with other circuits. , which is disadvantageous for IC implementation.

このため本発明においては、これらの欠点を一掃しよう
とするものである。
Therefore, the present invention aims to eliminate these drawbacks.

今、ダイオードの内部インピーダンスについて考えると
、これは、そのダイオードに流れている電流によって決
まり、その値Rdは次式で与えられ、また第2図Aのよ
うに示される。
Now, considering the internal impedance of a diode, it is determined by the current flowing through the diode, and its value Rd is given by the following equation and is shown as in FIG. 2A.

6 RdCΩ〕−□ IdCmA] ■d:ダイオードの電流 従ってダイオードを可変インピーダンス素子として使用
することにより利得制御回路などを構成できるが、単な
るダイオードでは、それに信号電圧、すなわち、交流電
圧が加えられると、非直線性のために歪みを生じてしま
う。
6 RdCΩ]-□ IdCmA] ■d: Diode current Therefore, by using a diode as a variable impedance element, a gain control circuit etc. can be constructed, but with a simple diode, when a signal voltage, that is, an AC voltage is applied to it, Distortion occurs due to nonlinearity.

そこで第3図に示すように、ダイオードDa 。Therefore, as shown in FIG. 3, a diode Da is connected.

Dbを直列接続し、これに吸い込み型の定電流源Xaに
より電流を流した場合を考える。
Consider the case where Db is connected in series and a current is passed through it by a sink type constant current source Xa.

すると、そのダイオードDa、Db の直列回路のイン
ピーダンスRabは、各ダイオードDa、Dbのインピ
ーダンスRa 、Rbの和 Rab=Ra+Rb となり、第2図Bのよりになる。
Then, the impedance Rab of the series circuit of the diodes Da and Db becomes the sum of the impedances Ra and Rb of the diodes Da and Db, Rab=Ra+Rb, as shown in FIG. 2B.

すなわち、ダイオードDa 、 Db とが相補的に
動作するので、直線性が良くなり、従って交流電圧力初
口えられても歪みの発生は少ない。
That is, since the diodes Da and Db operate in a complementary manner, linearity is improved, and therefore, even when an AC voltage is applied for the first time, distortion is less likely to occur.

本発明は、このような点に着目して利得制御などを行う
ようにしたもので、以下その一例について説明しよう。
The present invention focuses on such points and performs gain control, etc., and an example thereof will be explained below.

第4図においてトランジスタQ1.Q2のエミッタは、
トランジスタQ5 のコレクタ・エミッタ間を通じて接
地され、トランジスタQ5のベースにバイアス電源V、
が接続され、トランジスタQ1のベースは入力端子T3
に接続され、トランジスタQ2のベースはバイアス電
源V2に接続され、トランジスタQ1.Q2のコレクタ
は、出力端子T1.T2に接続されると共に、負荷抵抗
器R1゜R2(R1’−R2)を通じて電源端子T4に
接続されて第1の差動アンプ1が構成される。
In FIG. 4, transistor Q1. The emitter of Q2 is
The transistor Q5 is grounded between its collector and emitter, and the bias power supply V is connected to the base of the transistor Q5.
is connected, and the base of transistor Q1 is connected to input terminal T3.
, the base of transistor Q2 is connected to bias power supply V2, and transistors Q1 . The collector of Q2 is connected to the output terminal T1. The first differential amplifier 1 is configured by being connected to the power supply terminal T2 and to the power supply terminal T4 through a load resistor R1°R2 (R1'-R2).

そしてトランジスタQ1.Q2のコレクタ間に、可変イ
ンピーダンス素子としてダイオードD1.D2が互いに
逆極性に直列接続される。
and transistor Q1. A diode D1.Q2 is connected as a variable impedance element between the collectors of D1. D2 are connected in series with opposite polarities.

またトランジスタQ3 、Q4は第2の差動アンプ2を
構成しているもので、トランジスタQs 、Q4のエミ
ッタはトランジスタQ6のコレクタ・エミッタ間を通じ
て接地され、トランジスタQ6のベースにバイアス電源
v6が接続され、トランジスタQ3 のベースはバイア
ス電源V3に接続され、そのコレクタはトランジスタQ
r 、Q2のエミッタに接続され、トランジスタQ4の
ベースは制御電圧源V4に接続され、そのコレクタは、
ダイオードD1とD2との接続点に接続される。
The transistors Q3 and Q4 constitute the second differential amplifier 2, and the emitters of the transistors Qs and Q4 are grounded through the collector and emitter of the transistor Q6, and the bias power supply v6 is connected to the base of the transistor Q6. , the base of transistor Q3 is connected to bias power supply V3, and its collector is connected to transistor Q3.
r is connected to the emitter of Q2, the base of transistor Q4 is connected to a control voltage source V4, and its collector is
It is connected to the connection point between diodes D1 and D2.

なおこの場合、トランジスタQ5 のコレクタ電流は、
トランジスタQ3 のコレクタ電流に比べて例えば十分
に大きくされる。
In this case, the collector current of transistor Q5 is
For example, it is made sufficiently larger than the collector current of transistor Q3.

このような構成によれば、端子T3 に入力信号(トラ
ンジスタQ1 のバイアス電圧も含むものとする)が供
給されると、これは、トランジスタQ1.Q2により差
動増幅されて端子T1.T2に取り出される。
According to such a configuration, when an input signal (including the bias voltage of the transistor Q1) is supplied to the terminal T3, the input signal is supplied to the terminal T3. Q2 differentially amplifies the terminal T1. It is taken out at T2.

そしてこの場合、制御電圧V4を変化させてトランジス
タQ4 のコレクタ電流を変化させれば、これはダイオ
ードDI 、D2を流れる電流の変化でもあるから、こ
れによりダイオードDI > D2の直列回路のインピ
ーダンスが変化する。
In this case, if the control voltage V4 is changed to change the collector current of the transistor Q4, this will also change the current flowing through the diodes DI and D2, so the impedance of the series circuit of the diodes DI > D2 will change. do.

そして制御電圧v4を大きくしたときには、ダイオード
Di 2D2に十分な電流が流れ、その直列インピーダ
ンスは十分に小さく(オン)になると共に、出力信号は
トランジスタQ1.Q2のコレクタに互いに逆相同レベ
ルで得られているので、この出力信号はダイオードDI
、D2を通じて相殺され、従って端子T1.T2には
出力信号は得られない。
When the control voltage v4 is increased, a sufficient current flows through the diode Di2D2, its series impedance becomes sufficiently small (turned on), and the output signal is transmitted through the transistors Q1. Since the output signals are obtained at the collectors of Q2 at opposite phase levels, this output signal is connected to the diode DI.
, D2, and thus the terminals T1. No output signal is obtained at T2.

すなわち、利得は最小となる。That is, the gain is minimum.

一方、制御電圧V4を小さくしたときには、ダイオード
DI 7 D2を流れる電流がOとなり、その直列イン
ピーダンスは十分に太き((オフ)となるので、トラン
ジスタQl 、Q2の出力信号は、相殺されることなく
、そのまま端子T1.T2に取り出され、すなわち最大
利得となる。
On the other hand, when the control voltage V4 is made small, the current flowing through the diode DI7D2 becomes O, and its series impedance becomes sufficiently thick ((off)), so the output signals of the transistors Ql and Q2 are canceled out. The gain is taken out as it is to the terminals T1 and T2, that is, the maximum gain is obtained.

従って制御電圧v4を変化させることにより利得制御が
できる。
Therefore, the gain can be controlled by changing the control voltage v4.

すなわち、ダイオードD工jD2の直列インピーダンス
を2Rdとすれば、この回路は等制約に第5図Aのよう
に示すことができ、さらにこの等価回路は第5図Bのよ
うに変形できる。
That is, if the series impedance of the diode DjD2 is 2Rd, this circuit can be shown as shown in FIG. 5A under equal constraints, and furthermore, this equivalent circuit can be transformed as shown in FIG. 5B.

ただしR3、−R23=R1Rd/(R1+Rd )そ
してインピーダンスR12、R23、R3□の接続点は
、交流的零電位点であるから、トランジスタQl 、Q
2のエミッタ抵抗をr。
However, since the connection point of R3, -R23=R1Rd/(R1+Rd) and the impedances R12, R23, and R3□ is an AC zero potential point, the transistors Ql, Q
The emitter resistance of 2 is r.

とすれば、この回路の電圧利得Avは、 A7=5翫。Then, the voltage gain Av of this circuit is A7 = 5 rods.

−均RdA。〔倍〕ro re(R1+Rd) となる。- Average RdA. [Double] ro re (R1+Rd) becomes.

ただし、Ao は負帰還のないときの電圧利得である。However, Ao is the voltage gain without negative feedback.

従って最小利得時のダイオードDI 、D2の直列イン
ピーダンスを2Roとすれば、最小第1」得Am1nは
、 Rt Ro A。
Therefore, if the series impedance of the diodes DI and D2 at the minimum gain is 2Ro, the minimum first gain Am1n is RtRoA.

Am1n’:20 log CdB
]re(R1+Ro ) となる。
Am1n': 20 log CdB
]re(R1+Ro).

また最大利得時のダイオードDI ? D2の直列イン
ピーダンスを無限大とすれば、最大利得Amaxは、 RlA。
Also, the diode DI at maximum gain? If the series impedance of D2 is infinite, the maximum gain Amax is RlA.

Amax’:20 log−[dB 〕 e となる。Amax’: 20 log-[dB] e becomes.

そして最小利得Am1nと最大利得Amaxとの差、す
なわち、利得の匍脚幅ΔAvは、 R1+R。
The difference between the minimum gain Am1n and the maximum gain Amax, that is, the gain width ΔAv is R1+R.

ΔAv= Amax −Amin =20 log −
[dB]R0 となる。
ΔAv=Amax−Amin=20 log−
[dB]R0.

こうして本発明によれば、利得制御を行うことができる
Thus, according to the present invention, gain control can be performed.

そしてこの場合、特に本発明によれば、第1図の回路の
ような欠点がない。
And in this case, in particular, according to the invention, there is no drawback as with the circuit of FIG.

すなわち、1対のダイオードDi j D2を可変イン
ピーダンス素子として使用しているので、第2図Bで説
明したように、歪みの発生が少ない。
That is, since the pair of diodes Di j D2 are used as variable impedance elements, less distortion occurs, as explained with reference to FIG. 2B.

さらに制御電圧V4を変化させると、トランジスタQs
、Q4のコレクタ電流は変化するが、このコレクタ電
流の変化は相補的であり、またトランジスタQ3 のコ
レクタ電流(直流分)のうち、トランジスタQ1を通じ
て抵抗器R1に流れる電流と、トランジスタQ2を通じ
て抵抗器R2に流れる電流とは互いに等しく、さらに、
トランジスタQ4のコレクタ電流のうち、ダイオードD
1 を通じて抵抗器R1に流れる電流と、ダイオード
D2を通じて抵抗器R2に流れる電流とは互いに等しい
When the control voltage V4 is further changed, the transistor Qs
, Q4's collector current changes, but these changes in collector current are complementary, and of the collector current (DC component) of transistor Q3, the current flowing to resistor R1 through transistor Q1 and the current flowing to resistor R1 through transistor Q2 are complementary. The currents flowing through R2 are equal to each other, and further,
Of the collector current of transistor Q4, diode D
The current flowing through resistor R1 through diode D2 and the current flowing through resistor R2 through diode D2 are equal to each other.

従って抵抗器R1を流れる電流と、抵抗器R2を流れる
電流とは互いに等しく、かつ、一定なので、制御電圧V
4を変化させても、端子T1.T2の直流レヘルは一定
であり、かつ、互いに等しい。
Therefore, since the current flowing through the resistor R1 and the current flowing through the resistor R2 are equal and constant, the control voltage V
4, even if terminal T1. The DC levels of T2 are constant and equal to each other.

またこれにより制御電圧V4を変化させても、トランジ
スタQ1.Q2の出力側のダイナミックレンジが変化す
ることが少ない。
Furthermore, even if the control voltage V4 is changed, the transistor Q1. The dynamic range on the output side of Q2 rarely changes.

さらにトランジスタQ1.Q2にItL )ランジス
タQ5のコレクタ電流が流れているので、制御電圧V4
の変化によりトランジスタQ3 のコレクタ電流が変
化しても、トランジスタQ1.Q2のベース・エミッタ
間電圧はほぼ一定であり、従ってトランジスタQ1.Q
2の入力側のダイナミックレンジが変化することが少な
い。
Furthermore, transistor Q1. Since the collector current of transistor Q5 (ItL) is flowing through Q2, the control voltage V4
Even if the collector current of transistor Q3 changes due to a change in transistor Q1. The base-emitter voltage of transistor Q2 is approximately constant, so that transistor Q1. Q
The dynamic range on the input side of No. 2 hardly changes.

またこの回路の全消費電流&ζ トランジスタQ5 、
Qaのコレクタ電流の和に等しく、これは常に一定であ
るから、IC化の場合、不都合を生じることかない。
Also, the total current consumption of this circuit &ζ transistor Q5,
Since it is equal to the sum of the collector currents of Qa and is always constant, it will not cause any inconvenience when integrated into an IC.

第6図の例においては、ダイオードDI ? D2の直
列回路に代えてトランジスタQ7 、Qgの並列回路と
された場合である。
In the example of FIG. 6, the diode DI? This is a case where a parallel circuit of transistors Q7 and Qg is used instead of the series circuit of D2.

そしてこの回路によれば、トランジスタQ4 は、トラ
ンジスタQ7 、Qsのベース電流を制御すればよいの
で、トランジスタQ6のコレクタ電流を十分に小さくで
き、回路効率がよくなる。
According to this circuit, since the transistor Q4 only needs to control the base current of the transistors Q7 and Qs, the collector current of the transistor Q6 can be made sufficiently small, and the circuit efficiency is improved.

また第7図の例においては、抵抗器R,、R2に代えて
トランジスタQ+t t Ql□が接続されると共に、
トランジスタQ1.Q2の負荷として抵抗器R3がダイ
オードDi ) D2に並列接続された場合である。
Furthermore, in the example of FIG. 7, a transistor Q+t t Ql□ is connected in place of the resistors R, , R2, and
Transistor Q1. This is the case when a resistor R3 is connected in parallel to the diode Di) D2 as a load for Q2.

そしてトランジスタQu 、Q12とトランジスタQ1
3′とで第1のカレントミラー回路が構成され、トラン
ジスタQ1□、Q1□にベースバイアスが与えられると
共に、トランジスタQ5 、QeとトランジスタQ14
とで第2のカレントミラー回路が構成されてトランジス
タQ5 、Qaにベースバイアスが与えられる。
and transistor Qu, Q12 and transistor Q1
3' constitutes a first current mirror circuit, and a base bias is applied to transistors Q1□ and Q1□, and transistors Q5, Qe and transistor Q14
A second current mirror circuit is constructed, and base bias is applied to transistors Q5 and Qa.

またトランジスタQ5 、Qaのコレクタ電流を互いに
等しくするには、例えば R,=R5=R6 とすればよい。
Further, in order to make the collector currents of the transistors Q5 and Qa equal to each other, it is sufficient to set, for example, R,=R5=R6.

そしてこの回路においては、抵抗器R1、R2に代えて
−R3とおけば、上述の各式が成り立つ。
In this circuit, if -R3 is substituted for the resistors R1 and R2, the above-mentioned equations hold true.

さらに第8図の例においては、第7図の抵抗器R3が抵
抗器R31とR3□(R31=R32)との直列回路と
され、それらの接続中点にバイアス電源v7が接続され
た場合である。
Furthermore, in the example of FIG. 8, the resistor R3 of FIG. 7 is configured as a series circuit of resistors R31 and R3□ (R31=R32), and the bias power supply v7 is connected to the midpoint of their connection. be.

従ってこの回路では、端子T1.T2の直流レベルはV
7 とすることができる。
Therefore, in this circuit, terminals T1. The DC level of T2 is V
7.

また第9図の例においてに銭抵抗器R7t R8(R7
=R8)が接続された場合である。
In addition, in the example of FIG. 9, the resistor R7t R8 (R7
=R8) is connected.

従ってこの回路においては、 (R1十R7) (R1+ RO) ΔAv=20 log Cd
B 〕(R1+R7)Ro+RIR7 となり、利得制御の制御幅ΔAvを小さくできる。
Therefore, in this circuit, (R10R7) (R1+RO) ΔAv=20 log Cd
B](R1+R7)Ro+RIR7, and the control width ΔAv of gain control can be made small.

なお上述においては、本発明の回路を利得制御回路とし
て説明したが、端子T3 に供給される信号及びトラン
ジスタQ4のベースに供給される信号(匍脚電圧V4)
の形態を変更することにより、スイッチング回路、混合
回路、変調回路、乗算回路などとしても動作させること
ができる。
In the above description, the circuit of the present invention has been described as a gain control circuit, but the signal supplied to the terminal T3 and the signal supplied to the base of the transistor Q4 (base voltage V4)
By changing the form of the circuit, it can be operated as a switching circuit, a mixing circuit, a modulation circuit, a multiplication circuit, etc.

【図面の簡単な説明】 第1図は従来例の接続図、第2図及び第3図は本発明を
説明するための特性図及び接続図、第4図は本発明の一
例の接続図、第5図はその等価回路図、第6図〜第9図
はそれぞれ本発明の他の例の接続図である。 T1.T2は出力端子、T3は入力端子である。
[Brief Description of the Drawings] Fig. 1 is a connection diagram of a conventional example, Figs. 2 and 3 are characteristic diagrams and connection diagrams for explaining the present invention, Fig. 4 is a connection diagram of an example of the present invention, FIG. 5 is an equivalent circuit diagram thereof, and FIGS. 6 to 9 are connection diagrams of other examples of the present invention. T1. T2 is an output terminal, and T3 is an input terminal.

Claims (1)

【特許請求の範囲】[Claims] 1 第1及び第2のトランジスタのエミッタが第3のト
ランジスタのコレクタに接続され、上記第1及び第2の
トランジスタのコレクタがそれぞれ負荷を通じて電源に
接続され、上記第1及び第2のトランジスタのコレクタ
間に、1対の可変インピーダンス素子が互いに逆極性に
接続され、上記第3のトランジスタのエミッタ及び第4
のトランジスタのエミッタが定電流源に接続され、上記
第4のトランジスタのコレクタが上記1対の可変インピ
ーダンス素子に接続され、上記第1及び第2のトランジ
スタのエミッタと接地との間に第5のトランジスタのコ
レクタ・エミッタ間が接続され、上記第5のトランジス
タのベースにバイアス源が接続され、上記第1及び第2
のトランジスタの一方のベースに第1の信号が供給さね
、上記第3及び第4のトランジスタの一方のベースに第
2の信号が供給され、上記第1及び第2のトランジスタ
の少なくとも一方のコレクタから出力信号が取り出され
るトランジスタ回路。
1 Emitters of the first and second transistors are connected to collectors of a third transistor, collectors of the first and second transistors are connected to a power supply through loads, respectively, and collectors of the first and second transistors are connected to a power supply through loads, and In between, a pair of variable impedance elements are connected with opposite polarities to each other, and connect the emitter of the third transistor and the fourth transistor.
The emitter of the transistor is connected to a constant current source, the collector of the fourth transistor is connected to the pair of variable impedance elements, and a fifth transistor is connected between the emitters of the first and second transistors and ground. The collector and emitter of the transistor are connected, a bias source is connected to the base of the fifth transistor, and the first and second transistors are connected to each other.
A first signal is supplied to one base of the transistor, a second signal is supplied to one base of the third and fourth transistors, and a collector of at least one of the first and second transistors. A transistor circuit from which an output signal is taken.
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