JPS5918869Y2 - inverter circuit - Google Patents

inverter circuit

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JPS5918869Y2
JPS5918869Y2 JP15128179U JP15128179U JPS5918869Y2 JP S5918869 Y2 JPS5918869 Y2 JP S5918869Y2 JP 15128179 U JP15128179 U JP 15128179U JP 15128179 U JP15128179 U JP 15128179U JP S5918869 Y2 JPS5918869 Y2 JP S5918869Y2
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power supply
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隆裕 原
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池田電機株式会社
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Description

【考案の詳細な説明】 本考案はインバータ回路に関し、電源印加時のオーバー
シュートを低減させると共に、雷サージ等の過大な電源
電圧が短時間に印加されてもスイッチ素子に印加される
電圧を抑えることができるようにしたものである。
[Detailed description of the invention] This invention relates to an inverter circuit that reduces overshoot when power is applied, and also suppresses the voltage applied to switching elements even when excessive power supply voltage is applied for a short period of time, such as due to lightning surges. It has been made possible to do so.

従来のインバータ回路は第1図に示す如く構成されてお
り、周知の如く、起動時は1対のトランジスタ1,2の
いずれかをバイアス抵抗3又はバイアス抵抗4を介して
ターンオンさせ、また起動後はベース巻線5に誘起され
る起動力により1対のトランジスタ1,2を交互にター
ンオンさせて発振斗ランス6の2次巻線7に所定周波数
の交流動力を誘起させている。
A conventional inverter circuit is configured as shown in FIG. 1, and as is well known, at startup, one of the pair of transistors 1 and 2 is turned on via bias resistor 3 or bias resistor 4, and after startup, The driving force induced in the base winding 5 turns on the pair of transistors 1 and 2 alternately to induce alternating current power of a predetermined frequency in the secondary winding 7 of the oscillating lance 6.

そして安定時の発振周波数は1次巻線8,9のインダク
タンス成分とコンデンサ10のキャパシタンス成分とに
よる並列共振にて決められる。
The oscillation frequency in a stable state is determined by parallel resonance between the inductance components of the primary windings 8 and 9 and the capacitance component of the capacitor 10.

しかしこのようなインバータ回路では、電源スィッチ1
1をオンした直流電源12の投入時に、入力ラインに設
けたインダクタ13が前記並列共振系と直列に入ること
になる。
However, in such an inverter circuit, the power switch 1
When the DC power supply 12 is turned on, the inductor 13 provided in the input line enters in series with the parallel resonance system.

このため電源印加時の過渡状態としてインダクタ13の
インダクタンスと前記コンデンサ10のキャパシタンス
とにより直列振動系が存在し、オーバーシュートが生じ
る。
Therefore, in a transient state when power is applied, a series vibration system exists between the inductance of the inductor 13 and the capacitance of the capacitor 10, and overshoot occurs.

即ち周知の如く直列振動系に電源を印加すると、コンテ
゛ンサの端子電圧は所定の最終値に対し、当初これを超
えて振動し、時間の経過とともに最終値に収束する。
That is, as is well known, when power is applied to a series oscillation system, the terminal voltage of the capacitor initially oscillates beyond a predetermined final value, and converges to the final value over time.

前記オーバーシュートは上記現象における最終値を越え
た値を言うが、第1図の回路ではこれが直接トランジス
タ1,2に加わるので、これを破壊してしまう惧れがあ
る。
The overshoot refers to a value exceeding the final value in the above phenomenon, and in the circuit of FIG. 1, this is directly applied to the transistors 1 and 2, so there is a risk of destroying them.

又直流電源12として商用電源を整流して用いた場合に
於いては、電源がら雷サージ等の定常状態に比較して過
大な電圧が印加されると、同様にトランジスタ1,2に
過大な電圧が加わり、それを破壊してしまう事がある。
In addition, when a rectified commercial power source is used as the DC power source 12, if an excessive voltage is applied to the power source compared to a steady state such as a lightning surge, an excessive voltage may be applied to the transistors 1 and 2. may be added and destroy it.

そこで、第2図で示すようにダイオード14、抵抗15
、コンデンサ16を直列接続し、がっこのコンデンサ1
6にその放電抵抗17を並列接続してなる回路を1次巻
線8,9とセンタータップとトランジスタ1,2のエミ
ッタとの間に接続したものがある。
Therefore, as shown in FIG.
, the capacitor 16 is connected in series, and the capacitor 1
6 and a discharge resistor 17 connected in parallel are connected between the primary windings 8 and 9, the center tap, and the emitters of the transistors 1 and 2.

即ち、このように構成すれば、電源印加時から抵抗15
とコンデンサ16との時定数で決まる時間抵抗15が直
列振動系に加わってこの系を遅制動の状態にし、オーバ
ーシュートを低減させる。
That is, with this configuration, the resistor 15
A time resistor 15 determined by the time constants of the capacitor 16 and the capacitor 16 is added to the series vibration system to put the system in a slow braking state and reduce overshoot.

そして所定時間経過し、安定な発振状態に移行したとき
はコンデンサ16には1次巻線8,9のセンタータップ
とトランジスタ1,2のエミッタとの間の全電圧が充電
されるために抵抗15での電力損失はほとんど生じない
When a predetermined period of time has passed and a stable oscillation state has been reached, the capacitor 16 is charged with the entire voltage between the center taps of the primary windings 8 and 9 and the emitters of the transistors 1 and 2, so the resistor 15 Almost no power loss occurs.

また抵抗17は電源除去後のコンテ゛ンサ16の放電抵
抗であるためこれもほとんど電力損失はない。
Further, since the resistor 17 is a discharge resistor of the capacitor 16 after the power supply is removed, there is almost no power loss.

又雷サージ等の過大な電源電圧が短い時間印加された場
合においても、この電圧はインダクタ13及びコンデン
サ16に吸収され、トランジスタ1,2に印加される電
圧が大きくなることを防止する働きがあり、コンデンサ
16の容量を大きくする程トランジスタ1,2に印加さ
れる電圧を抑える効果は大きくなる。
Furthermore, even if an excessive power supply voltage is applied for a short period of time due to a lightning surge, this voltage is absorbed by the inductor 13 and capacitor 16, and has the function of preventing the voltage applied to the transistors 1 and 2 from increasing. , the larger the capacitance of the capacitor 16, the greater the effect of suppressing the voltage applied to the transistors 1 and 2.

しかし、この場合コンデンサ16の容量を大きくし過ぎ
ると、電源スィッチ11を投入して安定な発振状態に移
行するまでの間にインダクタ13を介してのコンデンサ
16の充電電流が大きくなり、例えばインダクタ13の
鉄心が飽和する事が生じ、このときトランジスタ1,2
が同時に導通になると、トランジスタ1,2に流れる電
流が過大になり、それが電流破壊される事があった。
However, in this case, if the capacitance of the capacitor 16 is made too large, the charging current of the capacitor 16 via the inductor 13 becomes large until the power switch 11 is turned on and the state shifts to a stable oscillation state. saturation occurs, and at this time transistors 1 and 2
When the transistors become conductive at the same time, the current flowing through the transistors 1 and 2 becomes excessive, and the current may be destroyed.

また、第3図に示す如く電圧抑制素子であるツェナダイ
オード18を端子450間に接続したものがあり、この
場合には電源投入時及び過大入力時に端子490間をそ
のツェナ電圧に抑えてトランジスタ1,2に過大電圧が
印加されることを防止できる。
In addition, as shown in FIG. 3, there is a device in which a Zener diode 18, which is a voltage suppressing element, is connected between the terminals 450. In this case, when the power is turned on or when there is an excessive input, the voltage between the terminals 490 is suppressed to that Zener voltage, and the transistor 1 , 2 can be prevented from being applied with excessive voltage.

しかし、安定な発振状態において端子450間に印加さ
れる電圧のピーク値よりツェナ電圧を大きくしておかな
いと、ツェナダイオード18に電流が流れ電力損を生じ
、又ツェナ電圧を大きくすると、電源電圧投入時及び過
大入力時に、トランジスタ1,2に印加される電圧は抑
制できなくなる。
However, if the Zener voltage is not made larger than the peak value of the voltage applied between the terminals 450 in a stable oscillation state, current will flow through the Zener diode 18, causing power loss. At the time of power-on and excessive input, the voltage applied to transistors 1 and 2 cannot be suppressed.

即ちツェナ電圧は狭い範囲で設定する必要があり、この
ようなツェナダイオード18の製造又は人手が困難であ
った。
That is, the Zener voltage needs to be set within a narrow range, making it difficult to manufacture or manually manufacture such a Zener diode 18.

本考案は上記問題点を解消したもので、その特徴とする
ところは、発振トランスの1次巻線側の直流電源を、交
互に導通する一対のスイッチ素子を介して2次巻線側に
交流電源として供給するようにしたインバータ回路にお
いて、前記直流電源の端子間に、コンデンサと電圧抑制
素子との直列回路を順方向のダイオードを介して接続し
、該コンデンサの放電抵抗を設けた点にある。
The present invention solves the above problems, and its feature is that the DC power source on the primary winding side of the oscillation transformer is connected to the secondary winding side via a pair of switch elements that conduct alternately. In an inverter circuit configured to be supplied as a power source, a series circuit of a capacitor and a voltage suppressing element is connected between terminals of the DC power source via a forward diode, and a discharge resistance of the capacitor is provided. .

以下、本考案を図示の実施例に従って説明すると、第4
図に示す如く直流電源12の端子間、即ち端子450間
に、コンデンサ19と電圧抑制素子であるツェナダイオ
ード20との直列回路を順方向のダイオード21を介し
て接続し、コンテ゛ンサ19に放電抵抗22を並列接続
すると共に、ツェナダイオード20のツェナ電圧を、安
定な発振状態に端子450間に印加される電圧のピーク
値より低く設定している。
Hereinafter, the present invention will be explained according to the illustrated embodiment.
As shown in the figure, a series circuit of a capacitor 19 and a Zener diode 20 which is a voltage suppressing element is connected between the terminals of the DC power supply 12, that is, between the terminals 450 via a forward diode 21, and a discharge resistor 22 is connected to the capacitor 19. are connected in parallel, and the Zener voltage of the Zener diode 20 is set lower than the peak value of the voltage applied between the terminals 450 in a stable oscillation state.

次に動作を説明する。Next, the operation will be explained.

安定状態において、コンテ゛ンサ19は端子490間の
電圧のピーク値からツェナダイオード20のツェナ電圧
を引いた電圧に充電される。
In steady state, capacitor 19 is charged to the peak value of the voltage across terminals 490 minus the zener voltage of zener diode 20.

ただし、このツェナ電圧が端子イ。日間電圧より大の場
合は、コンデンサ19は充電されない。
However, this Zener voltage is the terminal I. If the voltage is higher than the daily voltage, the capacitor 19 will not be charged.

そして、過大な電圧が短時間に印加されたときには、端
子450間の電圧はコンデンサ19の両端電圧とツェナ
電圧とを加算した電圧に抑えられ、ツェナ電圧の大小は
抑制する電圧に関係しない。
When an excessive voltage is applied for a short time, the voltage between the terminals 450 is suppressed to the sum of the voltage across the capacitor 19 and the Zener voltage, and the magnitude of the Zener voltage has no relation to the voltage to be suppressed.

しかも、コンデンサ19に充電される電圧は、ツェナダ
イオード20がある為従来(第2図)に比して低くなり
、この結果電源投入時におけるインダクタ13を介して
の充電電流は少なくなり、従ってコンテ゛ンサ19の容
量を大きくしても、インダクタ13の鉄心が飽和するこ
とはなく、不都合を生じない。
Moreover, the voltage charged in the capacitor 19 is lower than that in the conventional case (FIG. 2) because of the presence of the Zener diode 20, and as a result, the charging current through the inductor 13 when the power is turned on is reduced, and therefore the voltage charged in the capacitor Even if the capacitance of the inductor 19 is increased, the core of the inductor 13 will not be saturated and no inconvenience will occur.

またツェナ電圧は端子450間の電圧のピーク値より低
めであればよく、その設定範囲が広くなり、ツェナダイ
オード20の製造又は入手が容易になる。
Further, the Zener voltage only needs to be lower than the peak value of the voltage between the terminals 450, and its setting range is widened, making it easier to manufacture or obtain the Zener diode 20.

なお、前記実施例では電圧抑制素子としてツェナダイオ
ード20を使用しているが、これに代えアバランシェダ
イオード、バリアス等を用いてもよい。
Although the Zener diode 20 is used as the voltage suppressing element in the above embodiment, an avalanche diode, a variass, etc. may be used instead.

□また、第5図に示す如く放電抵抗20はダイオード2
1に並列接続してもよく、この場合、端子170間の電
圧が低くなると矢印aで示すループで放電する。
□Also, as shown in Fig. 5, the discharge resistor 20 is a diode 2.
1 may be connected in parallel, and in this case, when the voltage between the terminals 170 becomes low, discharge occurs in a loop shown by arrow a.

さらに、実施例ではスイッチ素子としてトランジスタ1
,2を使用しているが、GTOサイリスタ等の半導体ス
イッチを使用してもよい。
Furthermore, in the embodiment, a transistor 1 is used as a switch element.
, 2 are used, but a semiconductor switch such as a GTO thyristor may also be used.

本考案によれば、直流電源の端子間に、コンテ゛ンサと
電圧抑制素子との直列回路を順方向のダイオードを介し
て接続し、該コンデンサの放電抵抗を設けているので、
このコンテ゛ンサと電圧抑制素子とにより直流電源の出
力電圧を抑制でき、電源印加時のオーバーシュートを低
減させると共に、雷サージ等の過大な電源電圧が短時間
に印加されてもスイッチ素子に印加される電圧を抑える
ことができる。
According to the present invention, a series circuit of a capacitor and a voltage suppressing element is connected between the terminals of a DC power supply via a forward diode, and a discharge resistance of the capacitor is provided.
This capacitor and voltage suppression element can suppress the output voltage of the DC power supply, reduce overshoot when power is applied, and prevent excessive power supply voltage from being applied to the switch element even if it is applied for a short period of time due to lightning surges, etc. Voltage can be suppressed.

しかも前記コンテ゛ンサの充電電流を電圧抑制素子によ
り抑えることができるため、例えばその容量を大きくし
ても、スイッチ素子に過大電流が流れて、それを電流破
損するような不都合を生じない。
Furthermore, since the charging current of the capacitor can be suppressed by the voltage suppressing element, for example, even if the capacitance is increased, there will be no problem such as excessive current flowing through the switching element and damaging it.

また、電圧抑制素子の動作電圧を、安定な発振状態にお
ける前記電源端子間のピーク値より低く設定しているの
で、通常時コンテ゛ンサを、電源端子間のピーク値から
電圧抑制素子の動作電圧の差によって充電した状態にし
、該コンデンサ及び電圧抑制素子の直列回路の両端電圧
を電源端子間の電圧に保持しておくことができ、従って
コンテ゛ンサ及びダイオードを、雷サージ等の過大な電
源電圧に対して極めて敏感に反応させて、上記過大電圧
の抑制を頗る効果的になし得る。
In addition, since the operating voltage of the voltage suppressing element is set lower than the peak value between the power supply terminals in a stable oscillation state, the capacitor is normally adjusted to the difference in the operating voltage of the voltage suppressing element from the peak value between the power supply terminals. It is possible to maintain the voltage across the series circuit of the capacitor and the voltage suppression element at the voltage between the power supply terminals by keeping the capacitor and the voltage suppressing element in a charged state. By reacting extremely sensitively, the above-mentioned excessive voltage can be suppressed very effectively.

さらに電源端子間の電圧は回路の発振により直流に交流
がのった状態になって脈動しているが、この脈動により
電源端子間の電圧が低下したときに起るコンテ゛ンサの
放電を、前記順方向のダイオードと放電抵抗とにより、
大きな時定数でもって抑制して緩やかにし、電圧抑制素
子に電流が流れることによる電力損の増大を極力抑える
ことができる。
Furthermore, the voltage between the power supply terminals is pulsating due to circuit oscillation, with alternating current being superimposed on direct current. With the direction diode and discharge resistance,
It is possible to suppress as much as possible an increase in power loss due to current flowing through the voltage suppressing element by suppressing the voltage with a large time constant and making it gentle.

しかも、上記の如く電圧抑制素子の動作電圧を電源端子
間の電圧より低くできるので、前記電圧抑制素子の製造
又は入手が困難となるような不都合も生しない。
Moreover, since the operating voltage of the voltage suppressing element can be made lower than the voltage between the power supply terminals as described above, there is no problem such as difficulty in manufacturing or obtaining the voltage suppressing element.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図乃至第3図は夫々従来例を示す回路図、第4図は
本考案の一実施例を示す回路図、第5図は他の実施例を
示す回路図である。 1.2・・・・・・トランジスタ、6・・・・・・発振
トランス、7・・・・・・2次巻線、8,9・・・・・
・1次巻線、12・・・・・・直流電源、19・・・・
・・コンテ゛ンサ、20・・・・・・ツェナダイオード
、21・・・・・・ダイオード。
1 to 3 are circuit diagrams showing conventional examples, FIG. 4 is a circuit diagram showing one embodiment of the present invention, and FIG. 5 is a circuit diagram showing another embodiment. 1.2...Transistor, 6...Oscillating transformer, 7...Secondary winding, 8,9...
・Primary winding, 12...DC power supply, 19...
... Condenser, 20 ... Zener diode, 21 ... Diode.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 発振トランスの1次巻線側の直流電源を、交互に導通す
る一対のスイッチ素子を介して2次巻線側に交流電源と
して供給するようにしたインバータ回路において、前記
直流電源の端子間に、コンデンサと電圧抑制素子との直
列回路を順方向のダイオードを介して接続し、該電圧抑
制素子の動作電圧を、安定な発振状態における前記電源
端子間のピーク値より低く設定し、前記コンデンサの放
電抵抗を設けたことを特徴とするインバー°夕回路。
In an inverter circuit configured to supply DC power on the primary winding side of an oscillation transformer as AC power to the secondary winding side via a pair of switch elements that are alternately conductive, between the terminals of the DC power supply, A series circuit of a capacitor and a voltage suppression element is connected through a forward diode, and the operating voltage of the voltage suppression element is set lower than the peak value between the power supply terminals in a stable oscillation state, and the capacitor is discharged. An inverter circuit characterized by being equipped with a resistor.
JP15128179U 1979-10-29 1979-10-29 inverter circuit Expired JPS5918869Y2 (en)

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JPS5667888U JPS5667888U (en) 1981-06-05
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