JPS59168711A - ハイブリツド回路 - Google Patents
ハイブリツド回路Info
- Publication number
- JPS59168711A JPS59168711A JP4140683A JP4140683A JPS59168711A JP S59168711 A JPS59168711 A JP S59168711A JP 4140683 A JP4140683 A JP 4140683A JP 4140683 A JP4140683 A JP 4140683A JP S59168711 A JPS59168711 A JP S59168711A
- Authority
- JP
- Japan
- Prior art keywords
- impedance
- switch
- circuit
- matching
- ladder circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
- H03H7/38—Impedance-matching networks
Landscapes
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Microwave Amplifiers (AREA)
- Transmitters (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は２線４線変換に用いるハイブリッド回路に関す
るものである。
るものである。
（背景技術〉
第１図はハイブリッド回路の一般的構成を示ず図である
。１は４ Ｉｎ側入力端子、２は４線側出力端子、３は
バイブＩＪ ンド回路、４は線路５の有するインピーダ
ンスに整合させるためのインピーダンス、６は２線側の
終端インピーダンスである。
。１は４ Ｉｎ側入力端子、２は４線側出力端子、３は
バイブＩＪ ンド回路、４は線路５の有するインピーダ
ンスに整合させるためのインピーダンス、６は２線側の
終端インピーダンスである。
第１図において端子１からの入力信号の端子２へのまわ
り込みを防ぐためにインピーダンス４を線路インピーダ
ンス７に一致させるものである。第ン図は整合インピー
ダンス４を実現するための従来の構成である。スイッチ
８を線路５の長さ、線路の種類により切りかえることに
より整合させていた。線路条件をブロックに分離し、各
ブロック中の平均的なインピーダンスにより２１〜２Ｍ
を設定するものである。このように特定のインピーダン
スを離散的に切りかえる方法ではまわり込み量を充分抑
圧するためには、Ｍが太き（なり経済的ではない。なお
Ｚ、〜ＺＭは比較的低い周波認ではＺｉｎがｃ 、 Ｒ
回路となるために一般にＣ、Ｒ回路で実現される。
り込みを防ぐためにインピーダンス４を線路インピーダ
ンス７に一致させるものである。第ン図は整合インピー
ダンス４を実現するための従来の構成である。スイッチ
８を線路５の長さ、線路の種類により切りかえることに
より整合させていた。線路条件をブロックに分離し、各
ブロック中の平均的なインピーダンスにより２１〜２Ｍ
を設定するものである。このように特定のインピーダン
スを離散的に切りかえる方法ではまわり込み量を充分抑
圧するためには、Ｍが太き（なり経済的ではない。なお
Ｚ、〜ＺＭは比較的低い周波認ではＺｉｎがｃ 、 Ｒ
回路となるために一般にＣ、Ｒ回路で実現される。
（発明の課題）
本発明はこの欠点を除去するために、’ｌＮｆｌＮ的に
可変するｊうにしたもので、その特徴は、２線４線変換
のための、整合インピーダンスをふくむハイブリッド回
路において１．該整合インピーダンスがコンデンサ及び
抵抗により構成される梯子形回路と、梯子形回路の並列
分岐を切替える切替スイッチと、線路インピーダンスに
従って当該切替スイッチを制御する制御回路とを有し、
各線路インピーダンスに対し反響阻止の為の最適の整合
インピーダンスな提供するごときノ・イブリッド回り 路にある。
可変するｊうにしたもので、その特徴は、２線４線変換
のための、整合インピーダンスをふくむハイブリッド回
路において１．該整合インピーダンスがコンデンサ及び
抵抗により構成される梯子形回路と、梯子形回路の並列
分岐を切替える切替スイッチと、線路インピーダンスに
従って当該切替スイッチを制御する制御回路とを有し、
各線路インピーダンスに対し反響阻止の為の最適の整合
インピーダンスな提供するごときノ・イブリッド回り 路にある。
（発明の構成オ６よび作用）
周知のように全てのｃ 、 ｉｔ回路は一般的に第３図
で示すことができる。まわり込み量を最小にするように
各光子の値７変化させれば良い。第４図は本発明の第１
の実施例である。９．１０は入力端子、１１は制御信号
（・てより制御される（後述するり制御スイッチである
。
で示すことができる。まわり込み量を最小にするように
各光子の値７変化させれば良い。第４図は本発明の第１
の実施例である。９．１０は入力端子、１１は制御信号
（・てより制御される（後述するり制御スイッチである
。
次に第４図について説明する。第５図は説明図である。
９．１０を短絡した時Ｐ点から〔Ｆ〕を見たインピーダ
ンスはスイッチ１１の位置に無関係に２Ｃである。従っ
て第５図は第６図に変換される。９゜、１０を短絡した
時Ｐ′から〔Ｆ′〕を見たインピーダンスは零でなけれ
ばならないからＢ’＝ ０となる。更に〔Ｆ′〕は受動
回路であるから１ 、 Ａ′Ｄ’−Ｂ’Ｃ’＝Ａ’Ｄ’＝１
（］）でなげ７″Ｌはならない。従って第６図は
第７図に亥：換される。容量ｃｏは、 〔Ｆ“〕・は、トランスの〔Ｆ〕マトリクスである。従
って第７図は第８図と等価である。巻線比φは１／Ａ′
である。φはスイッチ１１の位置に依存する。すなわち
スイッチの位置によりＣ９Ｒ回路を連続的に可変できる
ことになる。１例として第９図に示す回路ではＣ６−２
Ｃ，φ＝２となる。第１０図に示す回路ではＣ６＝１０
０．φ＝４となる。
ンスはスイッチ１１の位置に無関係に２Ｃである。従っ
て第５図は第６図に変換される。９゜、１０を短絡した
時Ｐ′から〔Ｆ′〕を見たインピーダンスは零でなけれ
ばならないからＢ’＝ ０となる。更に〔Ｆ′〕は受動
回路であるから１ 、 Ａ′Ｄ’−Ｂ’Ｃ’＝Ａ’Ｄ’＝１
（］）でなげ７″Ｌはならない。従って第６図は
第７図に亥：換される。容量ｃｏは、 〔Ｆ“〕・は、トランスの〔Ｆ〕マトリクスである。従
って第７図は第８図と等価である。巻線比φは１／Ａ′
である。φはスイッチ１１の位置に依存する。すなわち
スイッチの位置によりＣ９Ｒ回路を連続的に可変できる
ことになる。１例として第９図に示す回路ではＣ６−２
Ｃ，φ＝２となる。第１０図に示す回路ではＣ６＝１０
０．φ＝４となる。
第１１図は本発明の第２の実施例である。＠子９゜１０
を短絡した時Ｐ点から回路を見たインピーダンス５は常
に１／２Ｒであるから前述の説明と同様に第１１図は第
１２図と等価になる。
を短絡した時Ｐ点から回路を見たインピーダンス５は常
に１／２Ｒであるから前述の説明と同様に第１１図は第
１２図と等価になる。
次に第１、輌２の実施例におけるスイッチ１１の制御に
ついて説明する。第１３図は説明図である。
ついて説明する。第１３図は説明図である。
線路側インピーダンスＺｉ ｎの変動にともなってＺＮ
中のφ１を制御することを考える。今、１例として誤差
ｅ（１）の二乗平均を評価関数とし、最大傾斜法を適用
すると１回１」のφｉは（３）式に従って決定されφ１
＝φ１−−Δ−・Ｃ２（ｔ）
（３）２ θφ１ −は時間平均を示′１−８ しかるに、 Σ］と １ φ１２ 以下余白 第１３図中１３は（力式の演算回路である。
中のφ１を制御することを考える。今、１例として誤差
ｅ（１）の二乗平均を評価関数とし、最大傾斜法を適用
すると１回１」のφｉは（３）式に従って決定されφ１
＝φ１−−Δ−・Ｃ２（ｔ）
（３）２ θφ１ −は時間平均を示′１−８ しかるに、 Σ］と １ φ１２ 以下余白 第１３図中１３は（力式の演算回路である。
（発明の効果色
以上説明したように本発明は、整合インピーダンスを連
続的に可変することができるために、線路インピーダン
スの変化に対する信号のまわり込みに対する抑圧効果が
大きいという利点がある。
続的に可変することができるために、線路インピーダン
スの変化に対する信号のまわり込みに対する抑圧効果が
大きいという利点がある。
第１図はハイブリッド回路の説明図、第２図は従来のマ
ツチング回路、第３図はＣＲ回路の説明図、第４図は本
発明の第１の実施例、第５図と第６図と第７図と第８図
と第９図と第１０図は第１の実施例の説明画、第１１図
は本発明の第２の実施例、第１２図は第１１図の説明図
、第１３図は制御部の説明図である。 １；４線側入力端子 ２；４線側出力端子 ３；ハイブリッド回路 ４；整合インピーダンス ５；線路 ６；終端インピーダンス ７；線路インピーダンス ８；切替えスイッチ ９．１０；端子 １１；切替えスイッチ Ｊ２；バソ、ファ回路 １３；制御回路 １４；減算器 特許出願人 ・沖電気工業株式会社 特許出願代理人 弁理士 山 本 恵 − 抵／図 尾２図 巻３図 第＞４ 図 −Ｚ 第６ 図 巻７図 幕り図 抵ｑ図 勇１７図 二″ 尾１２図 ！０
ツチング回路、第３図はＣＲ回路の説明図、第４図は本
発明の第１の実施例、第５図と第６図と第７図と第８図
と第９図と第１０図は第１の実施例の説明画、第１１図
は本発明の第２の実施例、第１２図は第１１図の説明図
、第１３図は制御部の説明図である。 １；４線側入力端子 ２；４線側出力端子 ３；ハイブリッド回路 ４；整合インピーダンス ５；線路 ６；終端インピーダンス ７；線路インピーダンス ８；切替えスイッチ ９．１０；端子 １１；切替えスイッチ Ｊ２；バソ、ファ回路 １３；制御回路 １４；減算器 特許出願人 ・沖電気工業株式会社 特許出願代理人 弁理士 山 本 恵 − 抵／図 尾２図 巻３図 第＞４ 図 −Ｚ 第６ 図 巻７図 幕り図 抵ｑ図 勇１７図 二″ 尾１２図 ！０
Claims (1)
- ２勝４線変換のための、整合インピーダンスをふくむハ
イブリッド回路において、該整合インビニダンスがコン
デンサ及び抵抗により構成される梯子形回路と、梯子形
回路の並列分岐を切替える切替スイッチと、線路インピ
ーダンスに従って当該切替スイッチを制御する制御回路
とを有し、各線路インピーダンスに対し反響１５１１止
の為の最適の整合インピーダンスを提供することを特徴
とするハイブリッド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4140683A JPS59168711A (ja) | 1983-03-15 | 1983-03-15 | ハイブリツド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4140683A JPS59168711A (ja) | 1983-03-15 | 1983-03-15 | ハイブリツド回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59168711A true JPS59168711A (ja) | 1984-09-22 |
Family
ID=12607475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4140683A Pending JPS59168711A (ja) | 1983-03-15 | 1983-03-15 | ハイブリツド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59168711A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5287406A (en) * | 1990-07-06 | 1994-02-15 | Fujitsu Limited | Hybrid circuit having a two-wire/four-wire converting function |
| US8841963B2 (en) * | 1999-11-11 | 2014-09-23 | Broadcom Corporation | Gigabit ethernet transceiver with analog front end |
-
1983
- 1983-03-15 JP JP4140683A patent/JPS59168711A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5287406A (en) * | 1990-07-06 | 1994-02-15 | Fujitsu Limited | Hybrid circuit having a two-wire/four-wire converting function |
| US8841963B2 (en) * | 1999-11-11 | 2014-09-23 | Broadcom Corporation | Gigabit ethernet transceiver with analog front end |
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