JPS5916300B2 - 可変長コ−ドワ−ドから固定長文字ヘの変換装置 - Google Patents

Description

【発明の詳細な説明】 本発明は可変長最小冗長コードのコードワードを対応す
る固定長の文字へ変換する装置に係る。

可変長コーデイングは固定長文字例えば英数字数字及び
シンボルに一般に用いられている８ビツトＥＢＣＤＩＣ
文字だけを貯えるデータ・ベースに受入られるよう可変
長コードを圧縮乃至変換することの下に使用される。相
対的に短いコードワードはより頻繁に生ずる文字を表わ
すのに用いられ、相対的に長いコードワードは頻繁には
生じない文字を表わすのに用いられるように、可変長コ
ードにおける種々のコードワードの長さは選ばれる。こ
のような場合には、可変長コードにおけるコードワード
の平均長は固定長の文字の長さよりも短い０固定長文字
だけを貯えるデータ・ベースに可変長コードをぎつしり
貯えるためには、固定長文字とこれに対応するコードワ
ードとの間で変換する装置が必要になる。

固定長文字から可変長コードワードへの変換は一般に゛
エンコーデイング”と呼ばれ、これに対して逆変換は一
般にデコーデイングと呼ばれる。デコードせんとするコ
ードワードのシーケンスが２進デイジツト列から成るか
ら、デコーデイング過程は通常、エンコーデイング過程
よりも一層複雑である。このデイジツト列はコードワー
ドが同定され変換される前に幾つかのコードワードへ仕
切られねばならない。可変長コードのための従来のデコ
ーダの主たる欠点は３つのコーデイング目標間の折哀案
となつていることである。

第１のコーデイング目標は可変長コードが与えられたデ
ータ・ベースで使われるとき、その平均コードワード長
が出来る限り短く選ばれている如き可変長コードをデコ
ードする能力にある。第２のコーデイング目標はコード
ワードを高速度で経済的にデコードする能力にある。第
３のコーデイング目標は異なるデータ・ベースでデータ
をぎつしり詰込むように構成された互いに異なる幾つか
の可変長コードをデコードする能力にある。最小冗長コ
ード即ち任意に与えられたデータ・ベースに使用しうる
最小の平均コードワード長を有する可変長コードを構成
する周知のホフマン・アルゴリズムが上記データ・ベー
スで使用されうる。

３つの汎用型式即ちテーブル・ルツクアツプ型式、トリ
一・ホロワ一型式及びエンコード比較型式のデコーダが
現在、ホフマン・コードに使用されている。

しかしながら、これらのデコーダは高価であり、速度が
遅く、１より多くのコードをデコードし得ないというこ
とが実証されている。テーブル・ルツクアツプ式デコー
ダは、入つて来たコードワードに対する別のコードワー
ドを含むテーブルを有する。コードワードの相継ぐコー
ドワード・ビツトが受取られるとき、テーブルの中の各
々のコードワードがそのときまでに受取られたすべての
コードワード・ビツトと一致するか否かをみるためにテ
ーブルの中の各々のコードワードがチエツクされる。Ｆ
ｓゾ１つのコードワードと一致があるとき、そのコード
ワードは受取られ同定されたことになる。このテーブル
・ルツクアツプ型式のデゴータに必要とされるテーブル
貯蔵装置は高価な連想メモリを必要とする。トリ一・ホ
ロワ式デコーダはホフマン・コードがトリ一状構造を有
するという事実に依存する。

デコーダはトリ一に対応する論理回路を含み、コードワ
ードの相継いで受取られるビツトが制御回路としてこの
トリ一状構造を進ませる。トリ一の終端ノードに信号が
達したときには、１つのコードワード全体が受取られて
しまつており、上記終端ノードがそのコードワードを同
定する。このトリ一・ホロワ式デコーダはトリ一の各ノ
ード毎に複製回路が設けられる場合には高価になり、又
トリ一の異なるノードを表わすように同一の回路が繰返
して使用される場合には速度が遅くなる。エンコード比
較式デコーダはエンコーダのコピー、文字発生器、及び
比較回路を含む。文字発生器は相継いで固定長文字をエ
ンコーダへ供給し、エンコーダは相継ぐ文字毎に適切な
コードワードを発生する。かくして発生された各々のコ
ードワードはデコードしようとするコードワードのビツ
トと比較され、一致が生じたところのエンコーダから供
給された文字がデコードしようとするコードワードに対
応するものである。このエンコード比較式デコーダは比
較用の多数のコードワードを発生し、テストすることが
必要になるから極めて低速である。上述したように、ホ
フマン・コードのための従来のいずれのデコーダも高価
であり、時間を費やし、１より多くのコードをデコード
し得ないということを実証している。

それ故、デコーダが高速で動作し、然かも安価となる多
くの特殊な可変長コードが開発されている。例えば、米
国特許第３３７０１１１１号及び第３６７５２１１号を
参照されたい。しかしながら、これらの特殊コードは最
小冗長性を存しない即ちそれらの平均コードワード長は
ホフマン・コードの平均コードワード長を超えている。
本発明は多種類の最小冗長性を有する可変長コードで作
られた複数のコードワードを高速に然かも経済性をもつ
てデコードする装置を提供するにある。

本発明によれば、上記の目的及び他の目的は、特別に考
案されたホフマン・コードに等価なコードのコードワー
ドが先ず、固定長の整数へ変換され、この整数が固定長
文字の表をアクセスするのに用いられる如き２つのステ
ツプのマツピングを用いることによつて達成される。

デコード装置はテーブル貯蔵装置、和回路、比較一結合
回路、及び制御回路を含む。デコード装置のためのテー
ブル貯蔵装置は検索されるすべての値に対する与えられ
たデータ・ベースで用いられるすべての固定長文字を含
むＦテーブル、及びデコードしようとするすべての可変
長最小冗長コードによつて作られるすべてのコードワー
ドを同定する値を含むＳテーブルを有する。

固定長文字はデータ・ベースにおいての発生頻度の高い
順、即ちｆ（０）は最も発生頻度の高い文字であり、ｆ
（１）はその次に発生頻度の高い文字であり、そして以
下同様に順次に配列されている。Ｓテーブルの各値はデ
コードしようとする、可変長コードから作られたコード
ワードの長さに基礎を置いている。具体的に云えば、ｋ
番目のテーブル値ｓ（ｋ）は夫々ｋビツト長であるコー
ドワードの数である。比較一結合回路は入力として、デ
コードしようとするコードワードＣｖ（１）の相継ぐビ
ツトＹｌ，ｙ２、・・・・・・を受取る。

相継ぐコードワード・ビツトが受取られるにつれて、和
回路は重み付けられた和の相継ぐ値ｔ（ｋ）及び重み付
けられない和の相継ぐ値ｂ（ｋ）を求めるようにＳテー
ブルの対応する夫夫の値を処理する。上記２つの値ｔ（
ｋ）及びｂ（ｋ）は次式から求められる。Ｊ 比較一結合回路はｔ（ｋ）と比較するための相継ぐ整数
ｙ（ｋ）＝Ｙｌ，ｙ２・・・・・・Ｙｋを作るように受
取られつ＼あるコードワードの各ビツトを連鎖する。

ｙ（ｋ）≧ｔ（ｋ）であることが見出された場合には、
そのときのｙ（ｋ）はｋビツトを超過する長さのコード
ワードＣｖ（１）の中の初めの方のｋビツトであるとい
うことを知る。そして、次のコードワード・ビツトが入
力され、重み付けられた和及び重み付けられない和の次
の値が求められる。今度は、ｙ（ＫＫｔ（ｋ）であるこ
とが見出されるならば、そのときのｙ（ｋ）はデコード
しようとするｋビツトのコードワードＣ（１）であるこ
とを知る。この場合に、式１＝ｙ（ｋ）−ｔ（ｋ）＋ｂ
（ｋ）に従つてコードワード・インデツクスｉを算出す
るように、比較一結合回路が受取られてしまつているコ
ードワードと重み付けられた和ｔ（ｋ）及び重み付けら
れていない和ｂ（ｋ）とを結合する。かくして算出され
たインデツクスｉはテーブルＦ（７）ｆ（１）にある対
応する固定長文字をアクセスするのに用いられる。さて
、第１図を参照すると、可変長最小冗長コードのコード
ワードを固定長の文字へデコードする装置１０の構成が
示されている。

このデコード装置はＦテーブル１（第６図参照）、Ｓテ
ーブル３（第３図）、和回路５（第４図）、比較一結合
回路７（第５図）、及び制御回路９（第２図）から成る
。デコードしようとするコードワードＣｖ（１）の相継
ぐビツトはデータ源１３から線１１を通して直列に入力
される。デコード装置はコードワードＣ（１）を構成す
る各ビツトが先ず順次に組立てられて比較処理され、そ
して固定長の整数１へ変換され、然る後に整数１によつ
てＦテーブル１から対応する固定長文字ｆ（１）をアク
セスする如き２つのステツプのマツピングを遂行する。
アクセスされた固定長文字は線１５を通してデータ受領
装置１７へ送られる。可変長コードワードが首尾よくデ
コードされたということは線１、９上の信号によつて示
され、該信号はデータ源１３及びデータ受領装置１７へ
供給される。説明されるように、第１図に示されるデコ
ード装置の構成は複数の固定長文字を含むいずれのセツ
トに対する最小冗長コードもデコードしうる。

しかしながら、実施上の事柄であるが、デコード装置を
実際に実施する場合における各種回路構成素子及びデー
タ路の物理的大きさは高々ＬＦピット長の固定長文字及
び高々Ｌｖビツト長のコードワードに制限される。これ
らのＬＦ及びＬｖは設計に従つて選ばれるパラメータで
ある。第２乃至第６図に示されるデコード装置の良好な
実施例においては固定長文字のための最大ビツト長ＬＦ
は４とし、又可変長コードのコードワードのための最大
ビツト長Ｌｖは７として選ばれた。第１図に示される装
置はデータ源１３から与えられる諸コードワードから成
るシーケンスを、データ受領装置１７へ送られる諸固定
長文字から成るシーケンスへ変換するように構成されて
いる。

線１１を通して入力される可変数のコードワ一ド・ビツ
トが線１５上に出力される固定長文字へ変換されるから
、可変データ・レートがデータ源１３か又はデータ受領
装置１７に維持されていなければならない。第１図に示
されるデコード装置１０は線１１及び１５のいずれか１
方又は双方が可変データ・レートに適合される。しかし
ながら、固定長文字を処理するシステムは多くの場合一
定データ・レートを必要とするから、第２乃至第７図に
示されるデコード装置の良好な実施例では、線１１が可
変人力レートでデータを送り、線１５４が一定出力レー
トでデータを送る。デコード動作は線２５上のクロツク
・パルスに関連して線２１上の開始信号によつて始めら
れる。

開始信号及びクロツク・パルスがデータ受領装置１７か
らデコード装置１０及びデータ源１３へ供給される。か
くして動作が始まると、データ受領装置１７から線２５
を通してデータ源１３へ供給される相継ぐクロツク・パ
ルスがデータ源１３から線１１を通してデコード装置１
０へ相継ぐコードワードをビツト直列に供給させる。線
２５上の相継ぐクロツク・パルスは又線１１を通して供
給されたコードワードをデコード装置でデコードさせ、
該装置から線１５を通して対応する固定長文字を送り出
させる。線２５を経て供給されるＬｖ＋１−８のクロツ
ク・パルスの間に、１つのコードワードが線１１を通し
てデコード装置１０ビツト直列に完全に送られ、そして
対応する固定長文字が線１５を通して送られるようにデ
ータ源１３及びデコード装置１０の内部タイミングは調
節される。実施例では、Ｌｖ−７が送られて来る最長の
コードワード長である。従つて、固定データ・レートの
データが線１５を通して供給される。デコード動作は線
２５上のクロツク・パルスに関連して線２３上のりセツ
ト信号によつて終了される。該りセツト信号及びクロツ
ク・パルスはデータ受領装置１７からデコード装置１０
及びデータ源１３へ供給される。第１図に示されるデコ
ード装置の動作を詳細に説明する前に、例示の固定長文
字用データ・ベース及びデコードしようとする対応する
可変長最小冗長コードを考えることにする。

最小冗長コードで作られるコードワードの生成及びデコ
ード第１表は例示のデータ・ベースに用いられるＢＣＤ
文字を示し、且つデータ・ベースのためのホフマン・コ
ードを示している。

第１表の最左列は１６個の４ビツトＢＣＤ文字及びデー
タ・ベースで用いられるそれらの相対的な発生頻度を示
す。第１表の右端側の２つの列は諸ホフマン・コードワ
ード及びこれらのコードワード長を示す。例えば、第８
番目のＢＣＤ文字はＣＦ（８）＝１０００であり、デー
タ・ベースにおけるこの文字の相対的な発生頻度はＰ（
ＣＦ（８））＝１／３２である。ＣＦ（８）のためのホ
フマン・コードワードは、ＣＨ（８）＝１０１０１であ
り、このコードワードは１Ｈ（８）＝５ビツト長である
。ホフマン・コードワードは、ＰｒＯｃｅｅｄｉｎｇｓ
ＯｆｔｈｅＩＲＥｌ（０１５１、１９５２年９月）の第
１０９８乃至１１０１頁に記載される手順に従つて算出
される。固定長のＢＣＤ文字の各々は４ビツト必要であ
るのに対して、ホフマン・コードワードの平均長は．Σ
Ｐ（ＣＦ（１））ＩＨ（１）＝３．４５ビツトである。
それ故、ＢＣＤ文字の代りにホフマン・コードワードを
使用すれば、データ・ベースの貯蔵に必要なものは３．
４５／４＝０．８６の率だけ減少される。第２表はＢＣ
Ｄ文字用のデータ・ベースに対する、ホフマン・コード
の代りに使いうる他の可変長コードを示している。

この可変長コードは次に述べる３つのステツプから作ら
れる。先ず、ＢＣＤ文字をｆ（１）が第１番目の発生頻
度を有する文字である如く発生頻度順に配列し、次に、
ＢＣＤ文字ｆ（１）に対するホフマン・コードワードを
表わすＩｖ（１）を求め、それから、の値の、Ｉｖ（１
）ビツトの２進整数で表わされるコードワードＣｖ（１
）を求める。

例として、ｉ＝９の場合を考える。

第２表に示されるように、第９番目の発生頻度を有する
ＢＣＤ文字はｆ（９）−１０００であり、この文字は相
対的な頻度Ｐ（ｆ（９））−１／３２で現われる。第１
表との関連において、ホフマン・コード方式においてｆ
（９）−１０００のＢＣＤ文字に対しては５ビツト・コ
ードワードＣＨ（８）＝１０１０１を使用するというこ
とを見出すことが出来る。従つてＩｖ（９）に５を割当
ることになる。最後に、コードワードＣｖ（９）を決定
するために、次の和が算出される。

従つて、Ｃｖ（９）は１１１００で、これは１０進整数
２８を２進法で表わしたものである。第２表で用いられ
る可変長コードから作られる可変長コードワードに対し
該コードが最小冗長性を与えることを保証する。

即ち、この可変長コードワードの平均コードワード長は
ホフマン・コードで作られる可変長コードワードの平均
コードワ３．４５ビツト長である。それ故、第２表の可
変長コードは第１表のホフマン・コードの代りに用いら
れ、従つて、データ・ベースの貯蔵に関して要求される
ものを３．４５／４＝０．８６の割合だけ減少させる。
更に、第２表の可変長コードには次に述べる如き２つの
特徴を有するからデコーデイングがホフマン・コードよ
りも容易になる。（１）同一の長さを有するすべてのコ
ードワ一．ドは互いに異なる２進整数になる。

一層厳密に云えば、Ｉｖ（１）＝Ｉｖ（ｊ）であるなら
ば、Ｃ（１）−Ｃｖ（ｊ）ｊ＋１となる。（２）ｋビツ
トより長いコードワードのｋビツト・プリフイツクス（
ｋ−Ｂｉｔｐｒｅｆｉｘｅｓ）の２進値はすべてのｋビ
ツトコードワードの２進値より大きい。

一層厳密に云えば、Ｉｖ（１）〉Ｉ（ｊ）であならば、
コードワードＣｖ（１）の初めの方のＩｖ（ｊ）ビツト
はＣｖ（ｊ）よりも大きい２進整数を構成する。第２表
の可変長コードのこれらの２つの特徴は２Ｌｖ−１４個
の２進整数、ｂ（１），ｂ（２）・・・・・・・・・、
・ｂ（Ｌｖ）及びｔ（１），ｔ（２）、・・・・・・ｔ
（Ｌｖ）〔但し、Ｌｖ＝７は最長のコードワード長〕に
よつて特徴付けられる。２Ｌｖ個の整数は次の関係即ち
、ｂ（ｋ）＝ｋ個若しくはそれより少ないビツト数を有
するコードワードの改ｔ（ｋ）＝最高値となるｋビツト
・コードワード＋１に等しい２進値を有するプリフイツ
クス（Ｐｒｅｆｉｘ）でありｋ＜Ｌなる関係においてｋ
ビツト長より長いすべてのコードワードの諸プリフイツ
クスの内の最小のｋビツト２進値であり、且つｋ−Ｌｖ
に対してはｔ（Ｌｖ）＝２ＬＶである。

で定義される。

この定義によれば、第２表の可変長コードの上記２つの
特徴は次のようになる。（１） Ｉｖ（１）＝ｋならば
、ｋビツト・コードワードＣｖ（１）は式Ｃｖ（１）＝
ｔ（ｋ）一（ｂ（ｋ）−１）で表わされる。（２） Ｉ
ｖ（１）〉ｋならば、コードワードＣｖ（１）の初めの
方のｋビツトは少なくともｔ（ｋ）と同じ大きさの２進
整数を構成する。

第２表に用いられる可変長コードになるコードワードを
分離して取出し（ＩｓＯｌａｔｅ）．、固定するために
、デコーダは値ｂ（０），ｂ（１）、・・・・・・ｂ（
Ｌｖ）及びｔ（１），ｔ（２）、・・・・・・・・・ｔ
（Ｌ）を用いる〇コードワードＣｖ（１）の相継ぐビツ
トＹｌ，ｙ２、・・・・・・が受取られるにつれて、こ
れらのビツトは相継ぐ整数ｙ（１），ｙ（２）、・・・
・・・（但し、ｙ（ｋ）＝Ｙｌ，ｙ２・・・・・Ｙｋ）
を形成するように連鎖される。

相継ぐ値ｙ（ｋ）が相継ぐ値ｔ（ｋ）と比較される。ｙ
（ｋ）〉ｔ（ｋ）ならば、その時までに受信された初め
の方７）ｋ個のコードワード・ビツトから成る整数はｋ
ビツト長より長いコードワードのためのｋビツトフリフ
イツクスである。この場合には、残りりコードワード・
ビツトが処置されねばならない。しかしながら、ｙ（Ｋ
Ｋｔ（ｋ）ならば、その時のｙ（ｋ）がｋビツト・コー
ドワードのＣｖ（１）である。このコードワードのため
のインデツクスｉは式Ｃｖ（１）＝ｔ（ｋ）−ｂ（ｋ）
＋ＩＯｃｖ（１）の代りにｙ転）を用い、ｉについて解
いてｉ＝ｙ（ｋ）−ｔ（ｋ）＋ｂ（ｋ）を求めることに
よつて決定される。このデコーデイング過程の例として
、第２表に示されているコードワードＣｖ（９）＝１１
１００に関するその処理過程を考える。

第３表は第２表で用いられる可変長コードを特徴付ける
２進整数ｂ（１），ｂ（２），・・・・・・，ｂ（Ｌ）
及びｔ（１），ｔ（２），・・・・・・，ｔ（Ｌ）〔但
し、Ｌ＝７〕を示す。コードワードｃ（９）＝１１１０
０の最初のビツトｙ１＝１が受取られるとき、整数ｙ（
１）＝ｙ１＝１が値ｔ（１）０と比較される。ｙ（１）
さｔ（１）であるから、１ビツト長より長いコードワー
ドの内の第１ビツトが受取られているということがｙ（
１）によつて知ることが出来る。従つて、次のコードワ
ード・ビツトＹ２が入力され、整数ｙ（２）＝Ｙｌｙ２
＝１１がｔ（２）二０１と比較される。ｙ（２）会ｔ（
２）である・から、２ビツト長よりも長いコードワード
の初めの方の２つのビツトが受取られているということ
がｙ（２）によつて知ることが出来る。従つて、処理し
つ＼あるコードワードには後続ビツトがあるから、第３
番目のコードワード・ビツトが入力されねばならない。
同様にして、ｙ（３）＝Ｙｌｙ２ｙ３＝１１１ｔ（３）
＝１００であるから、第４番目のコードワード・ビツト
が入力されねばならない。ｙ（４）＝Ｙｌｙ２ｙ３ｙ４
＝１１１０会ｔ（４）＝１１１０であるから、第５番目
のコードワード・ビツトが入力されねばならない。この
ビツトが入るとｙ（５）−Ｙｌｙ２ｙ３ｙ４ｙ５＝１１
１００く１１１１０となるから、５ピットコートワード
Ｃｖ（１）が受取られてしまつたということがｙ（５）
によつて知ることが出来る。このコードワードのための
インデツクスｉは式１＝ｙ（５）−ｔ（５）＋ｂ（５）
＝１１１００−１１１１０＋１０１１１００１によつて
決定される。かくして、ｉは２進値１００１（１０進値
で９）を有し、従つて、ｙ（５）＝１１１００はコード
ワードｃ（９）として正しく同定されたことになる。第
３図で示されるｂ（１），ｂ（２），・・・・・・，ｂ
（Ｌｖ）及びｔ（１），ｔ（２），・・・・・・，ｔ（
Ｌ）を貯えるデコーダが第２表で用いられる可変長コー
ドで作られる各コードワードの各ビツトを順次に取出し
て同定するために上述の手順を使用する。

この代りに、デコーダは次の関係即ち、ｓ（ｋ）＝いず
れもｋビツ下長である コードワードの数 で定義される値ｓ（１），ｓ（２），・・・・・・，ｓ
（Ｌ）を貯えてもよい。

これは複数の圧縮されたポインタから成るリストを作る
。これらの値は式から必要な値ｂ（１），ｂ（２），・
・・・・・，ｂ（Ｌｖ）及びｔ（１），ｔ（２），・・
・・・・，ｔ（Ｌ）を算出するのに使用される。

２Ｌ個の値ｂ（１），ｂ（２），・・・・・・，ｂ（Ｌ
ｖ）及びｔ（１），ｔ（２），・・・・・・，ｔ（Ｌｖ
）を貯えるよりもＬｖ個の値ｓ（１），ｓ（２），・・
・・・・，ｓ（Ｌｖ）を貯える方が通常、より経済的で
あるから、Ｌｖ個の値を貯える技法が第１乃至第６図に
示される本発明の良好な実施例に用いられる。

詳細な構成及び動作の説明 再び第１図を参照して、そこに示されるデコード装置１
０の動作を詳細に説明する。

デコード装置がデコード処理状態にないときには、制御
回路９がＭＯＤＥ＝０信号を線３１上に発生し、比較結
合回路７はＤＯＮＥ−０信号を線１９上に発生する。Ｍ
ＯＤＥ＝０信号は線３１を通してＦテーブル１、Ｓテー
ブル３、和回路５、及び比較結合回路７へ供給される。
ＤＯＮＥ−０信号は線１９を通して制御回路９、データ
源１３、及びデータ受領装置１７へ供給される。デコー
ド処理は線２５上のクロツク・パルスに関連して線２１
上の開始信号によつて始められる。

開始信号及びクロツク・パルスはデータ受領装置１７か
らデコード装置１０及びデータ源１３へ供給される。デ
ータ受領装置１７から線を経て相継いで供給されるクロ
ツク・パルスがデータ源から線１１を通してデコード装
置１０へ相継ぐコードワードをビツト直列に供給させる
。線２５土の相継ぐクロツク・パルスは又、線１１を通
してデコード装置へ供給されるコードワードをデコード
装置でデコードさせ、そして線１５上に対応する固定長
の文字を送り出す。説明されるように、データ源１３及
びデコード装置１０の内部タイミングはＬ＋１＝８のク
ロツク・パルス群毎に応答して完全な１つのコードワー
ドを線１１を通して送り出し、引続いてデコードさせる
。線２５上のクロツク・パルスに関連して線２１上の初
期設定用開始信号に続いて、データ源１３が線１１を通
してデコード装置１０へ相継ぐコードワードをビツト直
列に供給する。

これらのコードワード・ビツトはデコード装置１０から
線１９を通して供給されるＤＯＮＥ＝０信号に関連して
線２５上のクロツク・パルスに応答して供給される。相
継ぐコードワードの各々はＬｖ＋１＝８のクロツク・パ
ルス群の間に直列に供給される。コードワード全体が供
給されてしまつたとき、デコード装置１０が線１９を通
してＤＯＮＥ＝１信号を供給し、次のＬ＋１＝８のクロ
ツク・パルスの第１パルスまで次に続くコードワードの
送出を遅延させる。デコーデイング沖、デコード装置１
０は線２５上のＬｖ＋１＝８の相継ぐクロツク・パルス
列グ こループに応答して各々のコードワードを処理す
る。

制御回路９はＬ＋１＝８のクロツク・パルス列グループ
の各々の中の初めから数えてのＬｖ＝７個のクロツク・
パルスに関連してＭＯＤＥ＝１信号を発生し、上記グル
ープの中の最後のクロツク・４パルスに関連してＭＯＤ
Ｅ＝０信号を発生する。これらのＭＯＤＥ＝１信号及び
ＭＯＤＥ＝０信号は線３１を通してＦテーブル１、Ｓテ
ーブル３、和回路５、及び比較一結合回路７へ供給され
る。デコード動作中、Ｌｖ＋１＝８個のクロツク・パル
ス列グループの各々の第１パルス時に、Ｓテーブル３が
線３１を通して和回路５へ貯えられている値ｓ（１）を
供給する。その後に、線３１土のＭＯＤＥ＝１信号に関
連して線２５上のｋ）１個の相継ぐクロツク・パルスが
Ｓテーブル３から線３３上に値ｓ（ｋ＋１）を供給させ
る。これらのＫ２ｌ個のクロツク・パルスが又、和回路
５で値ｔ（ｋ）及びｂ（ｋ）を計算させ、これらの両値
は夫々、線３５及び３７を通して比較一結合回路へ供給
される。値ｔ（ｋ）及びｂ（ｋ）は式から算出される。

デコード動作中、Ｌｖ＋１−８個のクロツク・パルス列
グループの各々の第１パルス時に、比較−結合回路７が
線１９を通してデータ源１３へＤＯＮＥ＝０信号を供給
する。

その後に、線２５上のｋさ１個の相継ぐクロツク・パル
スがデータ源１３から、デコードしようとするコードワ
ードｃ（１）の相継ぐビツトＹ，，ｙ２，・・・・・・
，Ｙｋを供給させる。これらのコードワード・ビツトは
線１１を通して比較一結合回路７へ供給される。比較結
合回路は受取られたコードワード・ビツトを連鎖して整
数ｙ（ｋ）＝Ｙｌｙ２・・・・・・Ｙｋを形成し、この
整数は線３５を通して供給される値ｔ（ｋ）と比較され
る。もしｙ（ｋ）〉ｔ（ｋ）であるならば、その時のｙ
（ｋ）はｋビツトより長いコードワードの初めから数え
てのｋビツトが受取られているということを示す。反対
に、ｙ（ｋ）〉ｔ（ｋ）ならば、ｙ（ｋ）はデコードし
ようとするコードワードｃ（１）である。このコードワ
ードのインデツクスｉは式１＝ｙ（ｋ）−ｔ（ｋ）＋ｂ
（ｋ） から算出され、線３９を通してＦテーブル１へ供給され
る。

それから、今デコードされたコードワードｃ（１）の処
理に当てられるところのＬ＋１＝８個のクロツク・パル
ス列グループの中の残りのクロツク・パルスの間、ＤＯ
ＮＥ＝１信号が線１９上に発生される。このＤＯＮＥ＝
１信号は線１９を通してデータ源１３へ供給され、次の
Ｌ＋１＝８個のクロツク・パルス列グループの第１パル
スまで次のコードワードの送出を遅らせるのに用いられ
る。コードワードは本実施例では最高Ｌ＝７ビツト長で
あるから、Ｌ＋１＝８個のクロツク・パルス列グループ
の初めから数えてＬ＝７個のクロツク・パルスが線１１
を通して、本実施例で処理しうる複数のコードワードの
内の任意のコードワードを送出させ、適切な値ｔ（ｋ）
及びｂ（ｋ）と比較され、線３９を通してＦテーブル１
へインデツクスｉを供給する。

Ｌ＋１＝８個のクロツク・パルス列グループの内の最後
のクロツク・パルスは制御回路９から線３１を通してＦ
テーブル１へ供給されるＭＯＤＥ−０信号に関連して発
生する。線２５上のこの最後のクロツク・パルスは線３
１上のＭＯＤＥ＝０信号に関連して、コードワードｃ（
１）に対応する固定長の文字ｆ（１）をアクセスするた
めＦテーブル１を準備させる。この固定長の文字は次の
コードワード処理用のＬｖ＋１＝８個のクロツク・パル
ス列グループの第１クロツク・パルスに関連してアクセ
スされる。アクセスされた固定長の文字は線１５を通し
てデータ受領装置１７へ供給される。次に、第２図を参
照すると、第１図に示される制御回路９の詳細な論理的
な構成が示されている。

制御回路９は３ビツト計数器２０１、ＪＫフリツプ・フ
ロツプ２０３、２個のアンド回路２０５及び２０７、並
びに１個の反転ゲート２０９から成る。第２図の回路へ
の３つの入力は線２５上のクロツク・パルス、線２１上
の開始パルス、及び線２３上のりセツト・パルスである
。発生される１つの出力は線１９上のモード信号である
。デコード装置１０がデコード処理を遂行しつ＼ないと
きは、フリツプ・フロツプ２０３がリセツト状態にある
。

フリツプ・フロツプ２０３から線２０４上に出力信号が
存在しないとアンド・ゲート２０７は条件が満されず、
線３１上にはＭＯＤＥＯ信号が供給される。線２５に関
連しての線２１上の開始信号がフリツプ・フロツプ２０
３をセツトさせる。

セツトされたフリツプ・フロツプ２０３の線２０４上の
出力信号がアンド・ゲート２０７を部分的に能動にさせ
る。線２５上のクロツク・パルスに関連しての線２１上
の開始信号が計数器２１を零にりセツトさせる。開始信
号のない状態においてその後に線２５を経て供給させる
相継ぐクロツク・パルスは計数値２０１をモジロ８で計
数させる。即ち、計数値２０１から３本の出力線２０２
上に発生される相継ぐ出力は０００，００１，０１０，
０１１，１００，１０１，１１０，１１１，０００，０
０１，・・・・・・以下同様の経過をたどる。これらの
出力はアンド・ゲート２０５へ供給される。計数値２０
１から３本の出力線上の信号が１１１になるときを除い
て、アンド・ゲート２０５及び反転器２０９が線２１０
上に信号を発生させる。従つて、フリツプ・フロツプ２
０３から線２０４を経そ供給される連続信号によつて部
分的に能動されているアンド・ゲート２０７が、計数値
２０１から３本の出力線２０２を通して供給される信号
が１１１になるときを除いて、線１９上にＭＯＤＥ＝１
信号を発生させる。即ち、Ｌｖ＋１＝８のクロツク・パ
ルス列グループ毎に、アンド・ゲート２０７がＬ＝７個
のＭＯＤＥ二１信号を発生し、これに続いて１個のＭＯ
ＤＥ＝Ｏ信号を発生する。次に、第３図を参照すると、
第１図に示されるＳテーブル３の詳細な論理的構成が示
されている。この回路網は１つのアンド・ゲート３１１
、並びに５個の７ビツト・シフト・レジスタ３０１，３
０３，３０５，３０７、及び３０９を含む。この回路網
への入力は線２５上のクロツク・パルス及び線３１上の
ＭＯＤＥ信号を含む。上記回路網のたマ１つの出力は線
３３上の値ｓ（ｋ＋１）である。上述したように、Ｓテ
ーブルはＬ＝７個の２進値ｓ（１），ｓ（２），・・・
・・・，ｓ（Ｌｖ）〔但し、ｋ番目の値ｓ（ｋ）はデコ
ードしようとする可変長最小冗長性コードで作られたｋ
ビツト・コードワード数である。

〕を貯える。各々の２進値ｓ（ｋ）の５ビツトが７ビツ
ト・シフト・レジスタ３０１，３０３，３０５，３０７
，及び３０９の対応するビツト位置に置かれている。デ
コード装置１０がデコード処置を遂行しつ＼ないとき、
２進値ｓ（１）は各シフト・レジスタの最右端位置にあ
り、従つてそこから線３３上に供給される。この時刻に
残りの２進値ｓ（２），ｓ（３），・・・・・・，ｓ（
Ｌｖ）はシフトレジスタの右から左にみて相継ぐ位置に
ある。例えば、第４表は第３表に示される２進値ｓ（１
），ｓ（２），・・・・・・，ｓ（７）のための構成を
例示している。デコード処理中、各々のコードワードは
Ｌｖ＋１＝８個のクロツク・パルスから成るクロツク・
パルス列グループによつて処理される。上述したように
、制御回路９はＬｖ＋１＝８個のクロツク・パルスから
成るクロツク・パルス列グループの中の初めから数えて
７個のクロツク・パルスのとき線３１を通してＭＯＤＥ
＝１信号を供給し、該グループの最後のクロツク・パル
スのとき線３１を通してＭＯＤＥ−０信号を供給する。
Ｌｖ＋１＝８クロツタ・パルス列グループの最初のパル
ス時に、シフト・レジスタ３０１，３０３，３０５，３
０７、及び３０９が値ｓ（１）を線３３を通して供給す
る。然る後に、ＭＯＤＥ＝１信号に関連してのｋ〉１個
のパルスがシフト・レジスタから値ｓ（ｋ＋１）を線３
３上に供給させる。これは線２１上のＭＯＤＥ−１信号
に関連しての線２５上の各々のクロツク・パルスがアン
ド・ゲート３１１から線３１２上にクロツク・パルスを
供給させることによつて生じさせられる。ｋ個のクロツ
ク・パルス後に２進値ｓ（ｋ＋１）の各ビツトが線３３
上に送出されるように、線３１２上のクロツク・パルス
が各シフト・レジスタを右へ１ビツト位置だけシフトさ
せる。第３図に示されるように、シフト・レジスタの右
端からシフトし出された各ビツトは該シフト・レジスタ
の左側にある入カへ送り込まれる。

従つて、ＭＯＤＥ＝１信号においてＬｖ−７個のクロツ
ク・パルスに応答してＬｖ−７回シフトが生じさせられ
ると、ｓ（１）が線３３上に供給される如き状態で、シ
フト・レジスタの状態は第４表に例示される状態に戻る
。Ｌｖ＋１−８クロツク・パルス列グループ毎の最後の
クロツク・パルスのときに生ずる線３１上のＭＯＤＥ−
０信号がアンド・ゲート３１１を部分的に能動にさせず
、従つてシフト動作は生じない。このシフト動作がなく
とも、値ｓ（１）は次のＬｖ＋１＝８クロツク・パルス
列グループの最初のパルス時に依然として線３３上に供
給される。次に、第４図を参照すると、第１図に示され
る和回路の詳細な論理的構成が示されている。

和回路は８ビツト加算器４０１，５ビツト加算器４Ｑ３
，８ビツトレジスタ４０５、及び５ビツト・レジスタ４
０７を含む。和回路への入力は線２５上のクロツク・パ
ルス、線３１上のＭＯＤＥ信号及び線３３上の値ｓ（ｋ
＋１）を含む。和回路から線３５及び３７の夫々を経て
送出される２つの出力値ｔ（ｋ）及びｂ（ｋ）がある。
デコード装置１０がデコード動作を遂行しつ＼ないとき
、２進値ｓ（１）がＳテーブル３から線３３を通して供
給される。

又、レジスタ４０５及び４０７が初期状，態において、
２進のＯを線３５，３６及び３７を通して供給する。そ
れは、加算器４０１及び４０３が値ｓ（１）をレジスタ
４０５及び４０７の入カへ供給する。デコード処理が始
まると、線３１上のＭＯＤＥ一１信号に関連しての線２
５上の最初のクロツク・パルスが値ｓ（１）をレジスタ
４０５及び４０７へ置かせる。

然る後に、これらのレジスタは夫々、線３５及び３７上
にｔ（１）−ｓ（１）及びｂ（１）＝ｓ（１）を発生す
る。第４図に示されるように、値ｂ（１）＝ｓ（１）が
線３７を通して加算器４０３の１入カへ供給される。又
、線３６が値ｔ（１）＝ｓ（１）を１ビツト位置だけ左
へシフトさせ、シフトされた結果の値２ｔ（１）が加算
器４０１の１入カへ供給される。これに加えて、上述の
如く、ＭＯＤＥ信号がある状態において最初のクロツク
・パルスがＳテーブル３から線３３を通して値ｓ（２）
を送出させる。この値は加算器４０１及び４０３双方の
１入カへ供給される。従つて加算器４０１は値ｔ（２）
＝２ｔ（１）＋ｓ（２）をレジスタ４０５の各入カへ供
給し、加算器４０３は値ｂ（２）＝ｂ（１）＋ｓ（２）
をレジスタ４０７の入カへ供給する。線３１上にＭＯＤ
Ｅ＝１信号がある状態で線２５上の第２クロツク・パル
スが値ｔ（支）及びｂ（２）をレジスタ４０５及び４０
７へ置かせる。然る後に、これらの値は線３５及び３７
上に供給される。同様に、コードワードをデコードする
のに用いられる任意のＬｖ＋１＝８クロツク・パルス列
グループの初めから数えてｋ≧１個のクロツク・パルス
がレジスタ４０５及び４０７に夫々ｔ（ｋ）及びｂ（ｋ
）を順次に置かせる。

この時刻に、線３６が値２ｔ（ｋ）を加算器４０１の１
入カへ供給し、線３７が値ｂ（ｋ）を加算器４０３の１
入カへ供給し、Ｓテーブルが線３３を通して加算器４０
１及び４０３の１入カへ値ｓ（ｋ＋１）を供給する。加
算器４０１及び４０３は夫々の値ｔ（ｋ＋１）＝２ｔ（
ｋ）＋ｓ（ｋ＋１）及びｂ（ｋ＋１）ｂ（ｋ）＋ｓ（ｋ
＋１）を対応するレジスタ４０５及び４０７へ供給する
。ＭＯＤＥ＝１信号の存在下で次の（ｋ＋１）番目のク
ロツク・パルスが値ｔ（ｋ＋１）及びｂ（ｋ＋１）をレ
ジスタ４０５及び４０７へ置かせる。然る後に、これら
の値は線３５及び３７上に送出される。上述したように
、或るコードワードのデコード処理に専ら用いられるＬ
ｖ＋１＝８クロツク・パルス列グループの最後のクロツ
タ・パルスはＭＯＤＥ＝０信号があるときに生ずる。

第４図に示されるように、線３１上のＭＯＤＥ＝Ｏ信号
に関連しての線２５上の上記クロツク・パルスがレジス
タ４０５及び４０７を零にりセツトさせる。かくして、
次のＬｖ＋１−８クロツク・パルス列グループの第１ク
ロツク・パルス時に値ｔ（１）＝ｓ（１）及びｂ（１）
−ｓ（１）をレジスタ４０５及び４０７へ置かせる準備
が出来上つている。次に、第５図を参照すると、第１図
に示される比較一結合回路７の詳細な論理的構成が示さ
れている。

この回路はシフト・レジスタ５０１，２個の加算器５０
３及び５０５、レジスタ５０７，ＪＫフリツプ・フロツ
プ５０９、反転器５１１，５１２及び５１３、アンド・
ゲート５１５，５１７及び５２１、並びにオア・ゲート
５１９を含む。上記回路への入力は線２５上のクロツク
・パルス、線３１上のＭＯＤＥ信号、線３５上の値ｔ（
ｋ）及び線３７上の値ｂ（ｋ）、並びに線１１を通して
供給されるコードワードＣｖ（１）の相継ぐビツトを含
む。出力は線１９上のＤＯＮＥ信号及び線３９上の整数
ｉである。デコード装置１０がデコード処理を遂行しつ
＼ないとき、ＪＫフリツプ・フロツプ５０９はセツト状
態にあり、シフトレジスタ５０１は２進の零を加算器５
０３の１入カへ供給する。

上述したように、和回路は８本の線３５を通して８個の
反転器５１２へ２進の零を供給する。従つて、これらの
反転器は２進値１１１１１１１１を加算器５０３の第２
入カへ供給する。加算器５０３へのキヤリ入力５０２は
永久的に２進の１を供給されているから、この１と２進
値１１１１１１１１との加算は線５０４上にキヤリ出力
を発生させる。この出力信号は反転器５１３によつて反
転されるから、線５１４を通してオア・ゲート５１９へ
オア・ゲートを能動にするため信号は供給されない。フ
リツプ・フロツプ５０９はセツト状態にあるから、そこ
から線５１０を通してオア・ゲート５１９へ信号は供給
されない。従つて、デコード装置１０はデコード処理を
遂行しつ＼ないときには、オア・ゲート５１９は線１９
を通してＤＯＮＥ＝０信号を供給する。デコード処理中
、線１９上のＤＯＮＥ＝Ｏ信号に関連しての線２５上の
相継ぐクロツク・パルスがコードワードＣｖ（１）の相
継ぐビツトＹｌ，ｙ２，・・・・・・をシフト・レジス
タ５０１へシフトさせる。

このようなｋ〉１個のクロツク・パルス後に、シフト・
レジスタ５０１が整数ｙ（ｋ）を含み、この整数を加算
器５０３の１入カへ供給する。上述したように、これら
のｋ≧１個のクロツク・パルスは又、和回路５に演算を
生じさせてそこから線３５を通して反転器５１２へ２進
値ｔ（ｋ）を供給させる。加算器５０３及び反転器５１
２が２進算術のための周知の式ｙ（ｋ）−ｔ（ｋ）＝ｙ
（ｋ）＋ｔ（ｋ）＋１に従つてｙ（ｋ）からｔ（ｋ）を
差引く演算を遂行する。結果の差が負でない即ちｙ（ｋ
）〉ｔ（ｋ）ならば、そのときのキヤリ出力信号は加算
器５０３から線５０４上に発生される。このキヤリ出力
信号は反転器５０３によつて反転され、その結果の線５
１４上に信号がないことがアンド・ゲート５１５を能動
にしない。又、フリツプ・フロツプ５０９がセツト状態
にあるから、線５１４及び５１０上に信号がないことが
オア・ゲート５１９を能動にしない。従つて、ｙ（ｋ）
≧ｔ（ｋ）であるならば、オア・ゲート５１９は線１９
を通してＤＯＮＥ＝０信号を供給する。他方、ｙ（ＫＫ
ｔ（ｋ）であるならば、キヤリ出力信号は加算器５０３
から発生されない。この場合には、反転器５１３が線５
１４を通してアンド・ゲート５１５及びオア・ゲート５
１９へ能動化信号を供給する。従つて、オア・ゲート５
１９はその時刻にＤＯＮＥ−１信号を線１９上に供給し
、コードワード全体が受取られてしまつているというこ
とを表示する。フリツプ・フロツプ５０９がセツト状態
にあるから、そこから線５０８を通して供給される出力
及び線５１４上の信号はアンド・ゲート５１５を能動に
してそこから線５１６上に能動化信号を発生させる。該
信号はアンド・ゲート５１７及び５２１を部分的に能動
にする。それだから、次のクロツタ・パルスがＭＯＤＥ
＝１信 ２号と一諸に発生するならば、該クロツク・パ
ルスがアンド・ゲート５２１を通つてフリツプ・フロツ
プ５０９をりセツトさせる。又、上記次のクロツタ・パ
ルスはアンド・ゲート５１７を通つて線５１８を通して
レジスタ５０７へ転送され、それ 冫によつて加算器５
０５からレジスタ５０７へ供給される値が置かれる。加
算器５０５への入力は加算器５０３から線５０６を通し
て供給される値ｙ（ｋ）−ｔ（ｋ）、及び和回路５から
線３７を通して供給される値ｂ（ｋ）である。このよう
な訳で、線５１８．３上のクロツク・パルスは値１＝ｙ
（ｋ）−ｔ（ｋ）＋ｂ（ｋ）をレジスタ５０７へ置かせ
る。然る後に、この値はレジスタ５０７から線３９を通
してＦテーブル１へ供給される。上述したように、状態
ｙ（ＫＫｔ（ｋ）が存在すると、ｊ或るコードワード全
体が受取られてしまつていることの合図が生ずるのはそ
のコードワードのデコード処理に専ら用いられるＬｖ＋
１−８クロツク・パルス列グループ内の最後のクロツク
の前に生ずるから、この場合に存在するＭＯＤＥ−１信
号が ４フリツプ・フロツプ５０９をりセツトさせる。

このフリツプ・フロツプから線５１０を通してオア・ゲ
ート５１９へ供給される出力信号が線１９上にＤＯＮＥ
−１信号を発生する。又、線５０８上に出力信号がない
ことはアンド・ゲート５１５及び５１７を部分的に能動
にさせない。このため、既に受取られたコードワードの
デコード処理に専ら用いられるＬｖ＋１＝８クロツク・
パルス列グループ内の後続するクロツク・パルスの間、
レジスタ５０７へ置かれている上記コードワードのため
のインデツクスｉは乱されることはない。Ｌｖ＋１−８
クロツク・パルス列グループの最後のクロツク・パルス
は線３１上のＭＯＤＥ＝０信号の発生と一定の関係をも
つて生ずる。

このクロツク・パルス及びＭＯＤＥ＝０信号とによつて
シフト・レジスタ５０１は零へリセツトされる。又、Ｍ
ＯＤＥ＝０信号はアンド・ゲート５２１を阻止し、又反
転器５１１によつて反転され、その反転された信号がフ
リツプ・フロツプ５０９のセツト入カへの能動化信号と
なる。かくして、ＭＯＤＥ＝０信号とクロツク・パルス
とによつてフリップフロップ５０９がセツトされ得るよ
うになるから、比較一結合回路は転送されて来る次のコ
ードワードのデコードをなしうる状態になる。次に、第
６図を参照すると、第１図に示されるＦテーブル１の詳
細な論理的構成が示されている。

このテーブルは４×１６ＲＡＭ６０１、ＪＫフリツプ・
フロツプ６０３、アンド・ゲート６０５、及び反転器６
０７を含む。上記テーブルへの入力は線３１上のＭＯＤ
Ｅ信号、線２５上のクロツク・パルス、及び線３９上の
コードワード・インデツクスｉを含む。そのたゾ１つの
出力は複数本の線１５を通して供給される固定長の文字
ｆ（１）である。上述したように、本実施例における各
々のコードワードはＭＯＤＥ＝１信号と関連したＬｖ＝
７個のクロツク・パルスから成るグループ、並びにこれ
に続いて生ずるＭＯＤＥ＝０信号と関連したたマ１つの
クロツク・パルスによつてデコードされる。線３１上の
ＭＯＤＥ−１信号はフリツプ・フロツプ６０３のりセツ
ト入力を部分的に能動にしており、ＭＯＤＥ−１信号と
関連したクロツク・パルスが該フリツプ・フロツプをり
セツトさせる。りセツトされたフリツプ・フロツプから
線６０４を通して与えられる信号のないことがアンド・
ゲート６０５を阻止させる。Ｌｖ＋１＝８クロツク・パ
ルス列グループの最終パルスに関連したＭＯＤＥ＝Ｏ信
号が反転器６０２によつて反転され、反転された信号が
フリツプ・フロツプ６０３のセツト入カへの能動化信号
となる。かくして、Ｌｖ＋１＝８クロツク・パルス列グ
ループ毎の最終パルスがフリツプ・フ田ンプ６０３をセ
ツトする。セツトされたフリツプ・フロツプ６０４から
の出力線６０４上の信号がアンド・ゲート６０５への能
動化信号となる。コードワードＣｖ（１）のデコード処
理に専ら用いられるＬｖ＋１＝８クロツク・パルス列グ
ループの終了時、コードワード・インデツクスｉは、上
述したように、比較一結合回路７から線３９を通して供
給される。

即ち、フリツプ・フロツプ６０３の出力線６０４上の信
号がアンド・ゲート６０５への能動化信号となつており
、上記のコードワードに続く次のコードワードのデコー
ド処理に専ら用いられるＬｖ＋１＝８クロツク・パルス
列グループの第１クロツク・パルス及び該クロツク・パ
ルスに関連して生ずるＭＯＤＥ−１信号がアンド・ゲー
ト６０５を完全に能動にし、該ゲートからの信号が線６
０６を通してＲＡＭ６Ｏｌへ供給されて該ＲＡＭのため
の読出信号となる。この読出信号がＲＡＭに貯えられて
いる固定長の文字ｆ（１）をアクセスし、読出された文
字ｆ（１）は複数本の線１５を通して転送される。これ
で、第１乃至第６図に示される本発明の良好な実施例の
説明を終える。

要約すると、可変長最小冗長性コードの下で作られたコ
ードワードをデータ・ベースのための対応する固定長文
字へデコードする装置が説明されている。

更に、この装置の中のテーブルに貯えられている値を適
切に変更すれば、異なるデータ・ベースで貯蔵処理しう
るよう異なる可変長最小冗長コードの下で作られるコー
ドワードを上記装置に処理させることが出来る。

【図面の簡単な説明】 第１図は本発明になるデコード装置のプロツク図、第２
図は第１図の制御プロツタ９の詳細図、第３図は第１図
のＳテーブル・プロツク３の詳細図、第４図は第１図の
和回路５の詳細図、第５図は第１図の比較一結合回路７
の詳細図、第６図は第１図のＦテーブル・プロツク１の
詳細図である。 ３・・・・・・Ｓテーブル、５・・・・・・和回路、７
・・・・・・比較−結合回路、９・・・・・・制御回路
、１・・・・・・Ｆテーブル。

Claims (1)

1. 【特許請求の範囲】 １ 下記構成要素（イ）乃至（ニ）を備えて成る、可変
   長コード方式から作られたコードワードを対応する固定
   長文字へ変換する装置。 （イ）複数の固定長文字を含む第１テーブル及び可変長
   コードを一義的に同定する複数の値を含む第２テーブル
   を貯えるテーブル貯蔵装置。 この第１テーブルに貯えられる複数の固定長文字の中の
   ｉ番目の処理頻度を有する文字を表わすコードワードＣ
   ｖ（ｉ）はその長さＬｖ（ｉ）とした場合、▲数式、化
   学式、表等があります▼なる値を有するＬｖ（ｉ）ビッ
   ト２進整数で表わされ、上記コードワードＣｖ（ｉ）の
   長さＬｖ（ｉ）は上記ｉ番目の処理頻度を有する文字の
   ためのホフマン・コードワードの長さに等しい。 この第２テーブルに貯えられるｋ番目の値ｓ（ｋ）は最
   小冗長性を有する可変長コードで作られるｋビット・コ
   ードワードの数である。（ロ）上記コードワードの各ピ
   ットが受取られる度毎に上記第２テーブルの対応する値
   を順次に受取り、それらの値の重み付けられた値の和及
   び重み付けられていない値の和を発生する和回路。 この和回路は上記第２のテーブルに貯えられている値ｓ
   （ｊ）から、重み付けられた和の相継ぐ値▲数式、化学
   式、表等があります▼及び重み付けられていない和の相
   継ぐ値 ▲数式、化学式、表等があります▼ なる関係に従つて上記２つの和を発生する。 （ハ）上記コードワードの各ビットが受取られる度毎に
   、そのときまでのコードワード・ビットで作られた数値
   と重み付けられた値の和とを比較し、該数値が重み付け
   られた値の和より小さいとき上記第１テーブルをインデ
   ックスするためのコードワード・インデックスを発生す
   るよう上記コードワードで作られた数値、重み付けられ
   た値の和及び重み付けられていない値の和を結合する比
   較−結合回路。（ニ）上記比較−結合回路で結合された
   値に基づいて上記第１テーブルをインデックスし対応す
   る固定長文字をアクセスするように制御する手段。 ２ 上記重み付けられた値の和ｔ（１）、ｔ（２）・・
   ・・・・及び上記重み付けられていない値の和ｂ（１）
   、ｂ（２）・・・・・・をｔ（１）＝ｂ（１）＝ｓ（１
   ） ｋ＞１に対しては ｔ（ｋ）＝２ｔ（ｋ−１）＋ｓ（ｋ） ｂ（ｋ）＝ｂ（ｋ−１）＋ｓ（ｋ） なる開係で発生することを特徴とする特許請求の範囲第
   １項記載の可変長コードワードから固定長文字への変換
   装置。 ３ 上記第１のテーブルに貯えられたｉ番目の値はｉ番
   目の処理頻度を有することを特徴とする特許請求の範囲
   第１項又は第２項記載の可変長コードワードから固定長
   文字への変換装置。 ４ 上記第２のテーブルは、或る与えられた同一長のす
   べてのコードワードは相継ぐ整数であり、上記或る与え
   られた同一長より１単位長い長さの次に相継ぐコードワ
   ードは上記或る与えられた長さに等しく且つ上記或る与
   えられた長さ＋１の上記諸コードワードの内の最高値に
   等しい値を有する如き可変長コードワードの各々を、各
   々の与えられた長さのコードワード数を表わす圧縮され
   たポインターコードワード長さ順に配列したリスト型式
   で貯えることを特徴とする特許請求の範囲第１項、第２
   項又は第３項記載の可変長コードワードから固定長文字
   への変換装置。