JPS59151454A - Semiconductor memory device - Google Patents
Semiconductor memory deviceInfo
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- JPS59151454A JPS59151454A JP58026460A JP2646083A JPS59151454A JP S59151454 A JPS59151454 A JP S59151454A JP 58026460 A JP58026460 A JP 58026460A JP 2646083 A JP2646083 A JP 2646083A JP S59151454 A JPS59151454 A JP S59151454A
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- phase
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- memory device
- word line
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は不良ビットを救済するための予備ビットを内
蔵する。いわゆる冗長性を備えた半導体記憶装置に関す
るものであ石。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention includes a built-in spare bit for relieving defective bits. This is related to semiconductor storage devices with so-called redundancy.
第１図は従来の半導体記憶装置を示す一部詳細な回路図
であシ、−例として、レーザプ日ダラム方式の冗長性ダ
イナミックＭＯ８半導体記憶装置について説明する。同
図において、（Ｑｌ）−（ＱＩＳ）は各ドレインが共通
にノードＮに接続し、各ソースが共通に接地電位ｖ■の
接地端子に接続し、各ゲー果トランジスタ（以下ＭＯ８
Ｔと称する’） 、 （Ｑｌ）はドレインが電源電圧Ｖ
ｅｅの電源端子に接続し、ソースがノードＮに接続し、
ゲートにプリチャージ信号（ＰＲＤ：）が入力するＭＯ
８’ｒ 、 （Ｑ７）−（ＱＩＯ） ハ各ソースが共通
にノードＮに接続し、各ゲートに共通に分ｍ信号（ＣＲ
ＤＩ） カ入カーｉルＭＯ８Ｔ、 （Ｑｌｌ）−（Ｑｌ
４）は各ケートがＭＯ８Ｔ（Ｑｙ）（Ｑｌｏ）のドレイ
ンにそれぞれ接続し、各ドレインにワード線駆動信号（
ＣＲｏ ）〜（ＣＲｓ ）が入力するＭＯ８Ｔ 、 （
Ｌｌ ）〜（Ｌ４）は各一端がＭＯ８Ｔ（Ｑｌｌ） 〜
（Ｑｌ４）のソースに接続し、そして、第２図に示すよ
うに、リンク間距離ｄで配置され、レーザで溶断可能な
リンク、（ＷＬｎ）〜（ＷＬｎ＋ｓ）は各一端がリンク
（Ｌｌ）〜（Ｌ４）の他端に接続するワード線である。FIG. 1 is a partially detailed circuit diagram showing a conventional semiconductor memory device. As an example, a laser dynamic MO8 semiconductor memory device with redundancy based on Durham method will be described. In the same figure, (Ql)-(QIS) has each drain commonly connected to the node N, each source commonly connected to the ground terminal of the ground potential v■, and each gate transistor (hereinafter MO8
(referred to as T'), (Ql) whose drain is at the power supply voltage V
connected to the power supply terminal of ee, the source connected to node N,
MO where the precharge signal (PRD:) is input to the gate
8'r, (Q7)-(QIO) C Each source is commonly connected to node N, and each gate is commonly connected to the minute m signal (CR
DI) Input curl MO8T, (Qll) - (Ql
4), each gate is connected to the drain of MO8T (Qy) (Qlo), and a word line drive signal (
MO8T input by CRo) to (CRs), (
Ll ) ~ (L4) each end is MO8T (Qll) ~
The links (WLn) to (WLn+s) are connected to the source of (Ql4), and are arranged at a distance d between links as shown in FIG. This is a word line connected to the other end of (L4).
なお、前記ＭＯ８Ｔ（Ｑｌ）〜（ＱＩＯ）は行デコーダ
を構成し、前記ＭＯ８Ｔ（Ｑｌｔ）〜（ＱＳ４）はサブ
デコーダおよびワード線駆動回路を構成し、前記ワード
線駆動信号（ＣＲｏ ）〜（ＣＲ３）は図示せぬアドレ
ス信デコードされた信号である。前記プリチャージ信号
（ＰＲＤ）は前記行デコーダをプリチャージするための
信号である。前記分離信号（ＣＲＤＩ）は行デコーダの
出力であるノードＮとＭＯ８Ｔ（Ｑｌｌ）〜（ＱＳ４）
のゲートを切シ離すための信号である。The MO8T(Ql) to (QIO) constitute a row decoder, the MO8T(Qlt) to (QS4) constitute a sub-decoder and a word line drive circuit, and the word line drive signals (CRo) to (CR3 ) is a signal decoded from an address signal (not shown). The precharge signal (PRD) is a signal for precharging the row decoder. The separation signal (CRDI) is connected to the node N which is the output of the row decoder and MO8T (Qll) to (QS4)
This is a signal to disconnect the gate of the
次に、上記構成による半導体記憶装置の動作について説
明する。まず、不良ビットが存在しない場合について説
明する。この場合にはリンク（Ｌｌ）〜（Ｌ４）は溶断
されない。したがって、ＭＯ８Ｔ（Ｑｌ）〜（ＱＳ）の
ゲート−圧がＯｖに外るようなアドレス信号（ＲＡ２
） 、 （ＲＡ２ ）〜（ＲＡＩＩ ） 、 （ＲＡＭ
）が入力した場合、ＭＯ８Ｔ（Ｑｌ）〜（ｑ！Ｉ）は
オフ状態のため、行デコーダの出力に接続するノードＮ
は高電位に保たれる。一方、図示せぬ他の行デコーダの
出力に接続するノードは必ず接地電位ｖ■に放電される
。Next, the operation of the semiconductor memory device with the above configuration will be explained. First, a case where there is no defective bit will be explained. In this case, links (Ll) to (L4) are not fused. Therefore, the address signal (RA2
), (RA2) ~ (RAII), (RAM
) is input, since MO8T(Ql) to (q!I) are in the off state, the node N connected to the output of the row decoder
is held at a high potential. On the other hand, nodes connected to the outputs of other row decoders (not shown) are always discharged to the ground potential v■.
そして、ＭＯ８Ｔ（Ｑ７）〜（ＱＩＯ）のゲートに高レ
ベルの分離信号（ＣＲＤＩ）が入力すると、このＭＯ８
Ｔ（Ｑ？）〜（Ｑｌ（１）がオン状態になる。このため
、ノードＮの高電位はこのオン状態のＭＯ８Ｔ（Ｑ７）
〜（ＱＩＯ）を介してＭＯ８Ｔ（Ｑｌｌ ）、ｙ（ｑｔ
ｉ ）のゲートにそれぞれ伝達される。そして、分離信
号（ＣＨＤＩ）が低レベルになると、このＭＯ８Ｔ（Ｑ
ｌｔ）〜（ＱＳ４）の高ゲート電位は各々のゲート電極
に閉じこめられる。そして、ワード線駆動信号（ＣＲＯ
）〜（ＣＲａ）のうちの１つ、例えばワード線駆動信号
（ＣＲＩ）が高電位になると、ＭＯ８Ｔ（Ｑｌ２）がオ
ン状態となシ、この高ゲート電位はこのオン状態のＭＯ
８Ｔ（Ｑｌ２）ネよびリンク（Ｌ２）を通してワード線
（ＷＬｎ＋１ ）に伝達される。このため、図示せぬメ
モリセルへのデータ□の読み出し／書き込みが行なわれ
る。When a high level isolation signal (CRDI) is input to the gates of MO8T (Q7) to (QIO), this MO8
T(Q?)~(Ql(1) becomes on state. Therefore, the high potential of node N is MO8T(Q7) in this on state.
~(QIO) through MO8T(Qll), y(qt
i) respectively. Then, when the separation signal (CHDI) becomes low level, this MO8T (Q
The high gate potentials of lt) to (QS4) are confined to each gate electrode. Then, the word line drive signal (CRO
) to (CRa), for example, the word line drive signal (CRI), becomes a high potential, MO8T (Ql2) is turned on, and this high gate potential is applied to this on-state MO.
8T (Ql2) and is transmitted to the word line (WLn+1) through the link (L2). Therefore, data □ is read/written to a memory cell (not shown).
なお、例えばワード線（ＷＬｎ＋１）に接続されたメモ
リセル（図示せず）に不良ビットがあった場合、このワ
ード線（ＷＬｎ＋ｔ ）に接続するリンク（Ｌ２）をレ
ーザで溶断し、ワード線駆動信号（ＣＲＩ）がワード線
（ＷＬｎ＋１）に伝達されないようにし、不良ピッ、ト
からのデータの読み出し／書き込みがなされないように
する。しかしながら、従来の半導体記憶装置では例えば
リンク（Ｌ２）を溶断する場合、レーザのスポット径が
８μｍであシ、スポット径の位置決め精度が２μｍの誤
差を有するので、リンク間距離ｄを小さくすると、相と
々るリンク（例えばリンク（Ｌ２）に対してシンク（Ｌ
ｌ）および（Ｌす）４を溶断する。このため、リンクの
幅を例えば３μｍとすると、リンク間距離ｄは少なくと
も７．５μｍを必要とする。こやように、リンク間圧−
ｄをあまシ小さくすることができず、メモリ装置の実装
密度を向上させることができ々い欠点があった。For example, if there is a defective bit in a memory cell (not shown) connected to the word line (WLn+1), the link (L2) connected to this word line (WLn+t) is fused with a laser and the word line drive signal is (CRI) is prevented from being transmitted to the word line (WLn+1), and data is prevented from being read/written from the defective pit. However, in conventional semiconductor storage devices, when fusing the link (L2), for example, the laser spot diameter is 8 μm, and the positioning accuracy of the spot diameter has an error of 2 μm. Totoru link (for example, link (L2) to sink (L
1) and (Ls) 4 are fused. Therefore, if the width of the links is, for example, 3 μm, the inter-link distance d needs to be at least 7.5 μm. This way, the pressure between the links -
This method has the drawback that d cannot be made much smaller, and the packaging density of the memory device cannot be improved.
したがって、この発明の目的はリンク間距離ｄを小さく
でき、メモリ装置の実装密度を向上することができる半
導体記憶装置を提供するもの、である。Therefore, an object of the present invention is to provide a semiconductor memory device in which the distance d between links can be reduced and the packaging density of the memory device can be improved.
このような目的を達成するため、この発明は多重化され
た行デコーダあるいは列デコーダに関連する相となるリ
ンクを同相リンク間距離ｄ２で近接配置すると共に、リ
ンクの降り合う一方の相と他方の相との間の他相リンク
間距離ｄ３をｄ ａ）ｄ ２で配置するものであり、以
下実′施例な用いて詳細に説明する。In order to achieve such an object, the present invention arranges links that are phases related to multiplexed row decoders or column decoders close to each other with a distance d2 between the in-phase links, and connects one phase and the other of the links to each other. This arrangement is such that the distance d3 between the other-phase links is da)d2, and will be described in detail below using examples.
第３図はこの発明に係る半導体記憶装置の一実施例を示
す回路図であシ、−例としてサブデコーダをワード線駆
動信号（ＣＲＯ）および（ＣＲ１）の２つで選択する場
合を示す。同図において、（Ｑｌｓ）はドレインがノー
ドＮに接続し、ソースが接続電圧ｖ■の接地端子に接続
し、ゲートにアドレス信号（ＲＡｌ） 、 （ＲＡＳ
）が入力するＭＯ８Ｔ、（Ｌｓ）および（Ｌｓ）はその
詳細な配置を第４図に示すように、相となるリンク（第
４図ではＬｓとＬｓ 、 Ｌ７とＬｓ 、 ＬｓとＬｌ
ｏ）では同相リンク間距離ｄ２で配置し、他の相のリン
ク（例えばＬｌ、ＬＳＩ）とは他相リンク間圧ｌ１ｌＪ
ｌ＃ｄ３（ｄ３〉ｄ２）で配置した、レーザで溶断可能
なリンクである。FIG. 3 is a circuit diagram showing an embodiment of a semiconductor memory device according to the present invention. As an example, a case is shown in which a sub-decoder is selected by two word line drive signals (CRO) and (CR1). In the same figure, (Qls) has a drain connected to node N, a source connected to the ground terminal of connection voltage v■, and an address signal (RAl), (RAS) connected to the gate.
) inputs MO8T, (Ls) and (Ls), whose detailed arrangement is shown in Figure 4.
In o), the in-phase links are arranged at a distance d2, and the other-phase links (for example, Ll, LSI) are arranged at a pressure l1lJ between the other-phase links.
This is a link that can be fused with a laser and arranged as l#d3 (d3>d2).
なお、前記同相リンク間距離ｄ２は相となるリンクをす
べて溶断するため、製造技術上で許容される距離まで近
接できる。また、リンクの隣シ合う一方の相と他方の相
との間の他相リンク間距離ｄ３はレーザスポット径およ
び位置合せ精度の誤差を考慮した距離である。したがっ
て、−例として、レーザスポット径８μｍ１位置合せ誤
差２μｍ、リンク幅３μｍ、同相リンク間距臨ｄ３が３
μｍでは他相リンク間距離ｄ３は６．７５μｍとなる。Note that the distance d2 between the in-phase links is determined by cutting all the links that are in phase, so that the distances between the in-phase links can be as close as possible based on manufacturing technology. Further, the inter-phase link distance d3 between one phase and the other phase of adjacent links is a distance that takes into account errors in laser spot diameter and alignment accuracy. Therefore, - as an example, the laser spot diameter is 8 μm, the alignment error is 2 μm, the link width is 3 μm, and the in-phase link distance d3 is 3 μm.
In μm, the distance d3 between other phase links is 6.75 μm.
また、相となるリンクは１つの行デコーダとサブデコー
ダのワード線駆動信号によって選択されるワード線に接
続するリンクの組である。Further, the phase links are a set of links connected to a word line selected by a word line drive signal of one row decoder and a subdecoder.
次に、上記構成による半導体記憶装置の動作について説
明する。まず、不良ビットが存在しない場合について説
明する。この場合にはリンク（し０および（Ｌｅ）は溶
断され表い。したがって、Ｍｏ８Ｔ（Ｑｌ ）〜（Ｑｌ
ｌ ”）および（Ｑｌ５）はオフ状態のため、行デコー
ダの出力に接続するノードＮは高電位に保持される。一
方、図示せぬ他の行デコーダの出力に接続するノードは
必ず接地電位Ｖｌｌに放電さレル。ソＬ、テ、Ｍｏ８Ｔ
（Ｑｔ）および（Ｑｓ）のゲートに高レベルの分離信号
（ＣＲＤＩ）が入力すると、とのＭｏ５Ｔ（Ｑｔ）およ
び（Ｑ８’）がオン状態になる。Next, the operation of the semiconductor memory device with the above configuration will be explained. First, a case where there is no defective bit will be explained. In this case, links (shi0 and (Le) are fused and displayed. Therefore, Mo8T (Ql) ~ (Ql
1") and (Ql5) are in the off state, the node N connected to the output of the row decoder is held at a high potential. On the other hand, the nodes connected to the outputs of other row decoders (not shown) are always at the ground potential Vll. Discharged to Rel. So L, Te, Mo8T
When a high-level isolation signal (CRDI) is input to the gates of (Qt) and (Qs), Mo5T (Qt) and (Q8') are turned on.
したがって、このノードＮの高電位はこのオン状態のＭ
ｏ８Ｔ（Ｑｔ）および（ＱＢ）を通してＭｏ８Ｔ （Ｑ
ｌｌ）および（Ｑｔｚ）のゲートにそれぞれ伝達される
。そして、分離信号（ＣＲＤＩ）が低レベルになると、
このＭｏ８Ｔ（Ｑｌｌ）および（Ｑｌｌ）の高ゲート電
位は各々のゲート電極に閉じこめられる。そして、９−
ド線駆動信号（ａｔｔｏ ）および（ＣＲＩ）のうちの
１つ、例えばワード線駆動信号（ＣＲＩ）が高電位にな
ると、Ｍｏ８Ｔ（Ｑｘｚ）がオン状態になる。このため
、この高ゲート電位はこのオン状態のＭｏ８Ｔ（ＱＢ）
およびリンク（Ｌｅ）を通してワード線（ＷＬｎ＋ｌ）
に伝達され、メモリセル（図示せず）からのデータ読み
出し／書き込みが行なわれる。Therefore, the high potential of this node N is
Mo8T (Q
ll) and (Qtz) gates, respectively. Then, when the separation signal (CRDI) becomes low level,
The high gate potential of Mo8T (Qll) and (Qll) is confined in each gate electrode. And 9-
When one of the word line drive signals (atto) and (CRI), for example the word line drive signal (CRI), goes to a high potential, Mo8T (Qxz) is turned on. Therefore, this high gate potential is applied to this on-state Mo8T(QB).
and the word line (WLn+l) through the link (Le)
Data is read/written from a memory cell (not shown).
次に、例えばワード線（ＷＬｎ）に接続されたメモリセ
ル（図示せず）に不良ビットがあった場合、あるいは正
規の行デコーダ自体の不良、例えば、Ｍｏ８Ｔ（Ｑｓ）
が破壊された場合、ワード線（ＷＬｎ）および（ＷＬｎ
＋ｕ ）にそれぞれ接続するリンク（し０および（Ｌｅ
）をレーザで溶断し、ワード線駆動信号（ＣＲＯ）およ
び（ＣＲＩ）がワード線（ＷＬｎ）および（ＷＬｓ＋ｔ
）Ｋ伝達されないようにして、不良ビットからのデー
タの読み出し／書き込み、あるいは不良の行デコーダの
選択が行表われないようにする。Next, if there is a defective bit in a memory cell (not shown) connected to the word line (WLn), or if the normal row decoder itself is defective, for example, Mo8T (Qs).
If word line (WLn) and (WLn
The links (shi0 and (Le
) is fused with a laser, and the word line drive signals (CRO) and (CRI) are connected to the word lines (WLn) and (WLs+t
) K is not transmitted to prevent read/write of data from a defective bit or selection of a defective row decoder from occurring.
とのように、相となるリンク（ＬＨ）および（Ｌｅ）は
共に溶断されるため、製造技術上で許容される距離まで
近接配置できる。そして、前記したように、他相リンク
間距離を小さくすることができる。Since the phase links (LH) and (Le) are both fused, they can be placed close to each other as far as manufacturing technology allows. As described above, the distance between other phase links can be reduced.
力お、前記の実施例ではサブデコーダを２つの 。In the above embodiment, there are two sub-decoders.
ワード線駆動信号（ＣＲ６）および（ＣＲＩ）で選択す
′る場合を示したが、４つのワード線駆動信号など任
意の数のワード線駆動信号で選択しても同様にできるこ
とはもちろんである。また、前記の実施例では行デコー
ダおよびワード線の不良救済について説明したが、列デ
コーダおよびビット線についても同様に不良救済できる
ことはもちろんである。また、スタテックＭＯＳメモリ
、バイポーラなど、サブデコーダ信号を有するメモリに
も同様に適用することができることはもちろんである。Although the case where the selection is made using the word line drive signals (CR6) and (CRI) has been shown, it is of course possible to perform the same selection using any number of word line drive signals such as four word line drive signals. Further, in the above embodiment, defective relief for row decoders and word lines has been described, but it goes without saying that defective relief can also be applied to column decoders and bit lines. It goes without saying that the present invention can also be similarly applied to memories having sub-decoder signals, such as static MOS memories and bipolar memories.
以上、詳細に説明したように、この発明に係る半導体記
憶装置によればリンク間距離を小さくすることができる
ので、記憶装置の実装密度を高くするととができる効果
□がある。As described in detail above, according to the semiconductor memory device according to the present invention, the distance between links can be reduced, and therefore the packaging density of the memory device can be increased.
第１図は従来の半導体記憶装置を示す回路図、第２図は
第１図のリンクの配置を示す図、第３図はこの発明に係
名半導体記憶装置の一実施例を示す回路図、第４図は第
３図のリンクの配置を示す図である。
（Ｑｌ）〜（Ｑｌ５）・・・・絶縁ゲート製電界効果ト
ランジスタ、（Ｌｌ）〜（Ｌ ｔｏ）・拳・・リンク、
レス信号、（ＰＲＤ）・・・・プリチャージ信号、（Ｃ
ＲＤＩ）−−−−分離信号、（ＷＬｎ ）〜（ＷＬｎ＋
ｓ）・・・・ワード線、（ＣＲＯ）〜（ＣＲ３）―・・
・ワード線駆動信号。
なお、図中、同一符号は同一または相当部分を示す。
代 理 人 葛 野 信 −２４４−FIG. 1 is a circuit diagram showing a conventional semiconductor memory device, FIG. 2 is a diagram showing the arrangement of links in FIG. 1, and FIG. 3 is a circuit diagram showing an embodiment of the semiconductor memory device related to the present invention. FIG. 4 is a diagram showing the arrangement of links in FIG. 3. (Ql)~(Ql5)...Insulated gate field effect transistor, (Ll)~(L to)・Fist...Link,
response signal, (PRD)...precharge signal, (C
RDI)---Separated signal, (WLn)~(WLn+
s)... Word line, (CRO) ~ (CR3)...
・Word line drive signal. In addition, in the figures, the same reference numerals indicate the same or corresponding parts. Agent Shin Kuzuno -244-
Claims (1)
、１つの行選択信号あるいは列選択信号が得られる半導
体記憶装置において、多重化された行デコーダあるいは
列デコーダに関連する相と表るリンクを同相リンク間距
離ｄ２で近接配置すると共に、リンクの［）合う一方の
和と他方の相との間の他相リンク間距離ｄ３を４３）ｄ
２で配量することを特徴とする半導体記憶装置。In a semiconductor memory device in which at least row decoders or column decoders are multiplexed and one row selection signal or column selection signal is obtained, a link representing a phase related to the multiplexed row decoders or column decoders is defined as a distance between in-phase links. d2, and set the distance d3 between the other phase links between the matching sum of the links and the other phase as 43) d
A semiconductor memory device characterized in that the amount is determined by 2.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58026460A JPS59151454A (en) | 1983-02-17 | 1983-02-17 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58026460A JPS59151454A (en) | 1983-02-17 | 1983-02-17 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59151454A true JPS59151454A (en) | 1984-08-29 |
| JPH0516184B2 JPH0516184B2 (en) | 1993-03-03 |
Family
ID=12194116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58026460A Granted JPS59151454A (en) | 1983-02-17 | 1983-02-17 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59151454A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997023907A1 (en) * | 1995-12-22 | 1997-07-03 | Micron Technology, Inc. | Reduced pitch laser redundancy fuse bank structure |
| US5905295A (en) * | 1997-04-01 | 1999-05-18 | Micron Technology, Inc. | Reduced pitch laser redundancy fuse bank structure |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58176948A (en) * | 1982-04-12 | 1983-10-17 | Toshiba Corp | Semiconductor device |
-
1983
- 1983-02-17 JP JP58026460A patent/JPS59151454A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58176948A (en) * | 1982-04-12 | 1983-10-17 | Toshiba Corp | Semiconductor device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997023907A1 (en) * | 1995-12-22 | 1997-07-03 | Micron Technology, Inc. | Reduced pitch laser redundancy fuse bank structure |
| US5747869A (en) * | 1995-12-22 | 1998-05-05 | Micron Technology, Inc. | Reduced pitch laser redundancy fuse bank structure |
| US6597054B1 (en) | 1995-12-22 | 2003-07-22 | Micron Technology, Inc. | Reduced pitch laser redundancy fuse bank structure |
| US5905295A (en) * | 1997-04-01 | 1999-05-18 | Micron Technology, Inc. | Reduced pitch laser redundancy fuse bank structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0516184B2 (en) | 1993-03-03 |
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