JPS5911588A - 仮想計算機システムにおける主記憶管理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の属する技術分野 本発明は情報処理装置に於ける仮想計算機システムに関
し、特に仮想計算機に対する主記憶の管理方式に関する
。

従来技術 情報処理技術の急速な進展に伴って、計算機システムの
拡張や切替えが頻繁に行われるようになってきている。

このため、近年では旧システムから新システムへの切替
えを行う場合、従来の業務処理と併行しての新業務プロ
グラムの開発や、新旧ハードウェアの併設などが行なわ
れる結果開発費用および開発期間の増大をまね（・て（
・る。このため、複数のシステムを１台の実計算機の下
で同時に実行することを可能とする仮想計算機システム
の概念を導入してシステム切替の効率を上げることが行
われている。仮想計算機システムの利用により、１台の
計算機の下で新旧システムの同時走行が可能となり、シ
ステム切替に伴う〕・−ドウエア設備の併設が不要とな
るとともに、プログラム移行作業や開発作業を平準化で
きる。しかし、仮想計算機システムを実用可能なものに
するためには、ハードウェアの高速化の他に、仮想計算
機制御プログラムでの処理のオーバヘッドを可能な限り
少なくシ、ノ・−ドウエアの性能を十分に生かすことが
重要である。仮想計算機システムは実計算機の資源でお
る処理装置、記憶装置および入出力装置を配分制御する
ことにより、機能的に実計算機と等価な仮想計算機を複
数台生成し、これを同時に実行することができる。この
ための制御を行う仮想計算機制御プログラムはそれぞれ
の仮想計算機資源の仮想化を行い、これらの資源を統合
することにより、論理的に仮想計算機を構成する。

資源の仮想化の内、記憶装置の仮想化は、記憶装置の有
効利用の観点から仮想計算機システム実現のために非常
に重要な要素である。仮想計算機の主記憶装置は、その
記憶容量分がそのまま一つの仮想記憶装置に割付けられ
る。複数の仮想計算機が実行されるとき、仮想計算機制
御プログラムは各々の仮想計算機に対してこの仮想記憶
装置を割り付け、多重仮想記憶制御により、実配憶装置
を動的に配分する。該多重仮想配憶制御は、一旦仮想計
算機上の仮想記憶アドレスから実記憶アドレスにアドレ
ス変換することにより、実計算機上の仮想記憶アドレス
を算出する。このあと、該実計算機上の仮想記憶アドレ
スを実記憶アドレスにアドレス変換することにより、実
計算機の主記憶装置の実アドレスを算出する必要があり
、これらのアドレス変換のための変換テーブルを二重に
もつ必要がある。

第１図な参照すると、仮想計算機で指定される仮想記憶
アドレスを実計算機の主記憶アドレスに変換する仮想計
算機システムの記憶装置は、３レベルの階層構造がとら
れて（・る。仮想計算機（以下ＶＭと略す）の仮想記憶
装置１０７は、ＶＭ実実行釦ＶＭの仮想アドレスをアド
レス変換テーフ。

ル１０６を使用して、ＶＭＯＭ記憶アドレスに変換し、
ＶＭＯ主記憶装ｆ１０４にアクセスする。

ＶＭＱＭ記憶装置は実計算ｉ（以下、ＲＭと略す）の主
記憶装置とのアドレス対応がとられて（・な（・ため、
アドレス変換テーブル１０３を使用して、ＲＭＯＭ記憶
アドレスに変ｐＬ、ＲＭＯＭ記憶装置１０１にアクセス
する。参照数字１０２および１０８は別のＶＭに対応す
るアドレス変換テーフ゛ルと主記憶装置である。アドレ
ス変換テーフ゛ル１０２゜１０３および１０６は通常、
該当する主記憶装置上に脊柱するが、主記憶アクセスの
たびに主記憶装置上のテーブルを使用し−てアドレス変
換することは情報処理装置の処理速度をいちじるしく低
下させる。したがって、実際にはアドレス変換を高速化
するため、最近参照された仮想アドレスの実アドレスを
１０〜数百個分だけ記憶する連想メモリー（以下、ＴＬ
Ｂと略す）を具備することが一般的である。仮想計算機
システムでは３レベルの記憶階層構造をとるため、前記
’ｌ’　Ｌ　Ｂを２レベル準備してアドレス変換する必
要があり、アドレス変換速度の低下、ハードウェア量の
増加をまねく。

これを解決するために、従来、第１図のシャドーテーブ
ル１０５を定義し、Ｔ１．、Ｂをルベルにする技術が採
用される。このシャドーテーブルはアドレス変換テーブ
ル１０６および１０３の内容を仮想計算機制御プログラ
ム（以下、ＶＭＰと略す）が解読して、直接、ＶＭの仮
想アドレスからＩ？、　Ｍの実アドレスに変換するテー
ブルとしたものである。第２−Ａ図にシャドーテーブル
の使用例を示す。通常はアドレス変換テーブル２を使用
してレベル２主記憶、すなわちＶＭＯＭ記憶アドレスを
参照し、参照されたＶＭＯ主記憶アドレスを使用してア
ドレス変換テーブル１を使用してレベル１主記憶、すな
わちＲＭの主記憶アドレスを求めるが、シャドーテーブ
ルを使用する場合はＶＭの仮想アドレスから直接シャド
ーテーブルを参照できるようにシャドーテーブル内の変
換内容なＶＭＰが定義しである。しかし、このように求
めたＲＭの主記憶アドレスで指定される実記憶領域が実
在する保証はなく、同様にＶＭＯ主記憶アドレスもレベ
ル２主記憶に実在する保証はない。従って、求めた記憶
領域が主記憶に実在しな（・場合は外部記憶から主記憶
へのデータのロードが必要となり、外部記憶と記憶領域
との間で余分なデータのスワツピングを行わなければな
らない。このときＶＭの記憶領域の入れ替えが必要だと
すると、ＶＭはアドレス変換テーブル２の内容を書替え
るとともにＶ　Ｍ　Ｐに対しシャドーテーブルの書替え
の要求を行う必要があり、このテーブルの内容の書替え
によるオーバヘッドにより、ＶＭの処理速度が低下して
しまう欠点がある。また、ＶＭＰは複数のＶＭのシャド
ーテーブルの管理を行う必要があり、このためのプログ
ラムのオーバヘッドにより、システム全体のスルーブツ
トが低下する欠点がある。

これに対して、第２−Ｂ図で示すように、”ＶＭ。

主記憶を実記憶領域に固定することにより、シャドーテ
ーブルを単純化し、ＶＭＰによるシャドーテーブルの管
理プログラムのオーバヘッドを少なくする方式が提案さ
れている。第２−Ｂ図を参照すると、実記憶装置の主記
憶領域は、ＲＭの制御テーブル領域３０１、ＶＭＰが常
駐する領域３０５、ＶＭＯ主記憶アドレスと実記憶アド
レスが一致するＶＭ領領域Ｖ＝Ｒ，領域と称す）３０２
、それぞれ別のＶＭＯ主記憶領域３０３および３０４か
ら構成されている。ｖ＝Ｒ領域は実記憶装置の低位から
連続して常駐化させたもので、システムジェネレーショ
ン時に定義するだけで、ＶＭのアドレス変換テーブルと
ＶＭＰのシャドーテーブルの内容を一致させることがで
きるため、ＶＭＰによる仮想記憶と実記憶の置換処理を
不要とするとともに、ＶＭの入出力動作シミュレーショ
ン時のチャネル指令語（以下、ＣＣＷと略す）の変換を
行わずに処理を実行できる。また、前記領域３０３およ
び３０４でのＶＭの動作はＶＭの主記憶アドレスと実記
憶アドレスが一義的に対応づけられているため、ＶＭＰ
によるシャドーテーブルはＶＭのアドレス変換テーブル
内のアドレスに固定値を加算したものに等しいのでＶＭ
Ｐでのシャドーテーブルの管理が単純化され、オーバヘ
ッドが少なくなる。加えて、ＶＭの入出力動作シミュレ
ーション時のＣＣＷの変換方式も簡略化できる。しかし
アドレス変換処理時に必らす固定値を仮想計算機制御プ
ログラムで加算する必要があるため、仮想計算機の処理
速度の低下要因となって（・る。一方、Ｖ−Ｒ領域の主
記憶を割り付けられた仮想計算機であっても、プログラ
ムが誤ってＶ＝Ｒ領域外のアドレスを指定しても実記憶
領域の範囲内にあるため”アドレス例外Ｉ＋として検出
できず、その結果、他の仮想計算機の主記憶領域を破壊
する危険があり、仮想計算機間の分離機能があいま（・
になるので、結果として、シャドーテーブルを使用する
必要が生じ、使用するためのオーバヘッドによる仮想計
算機の処理速度低下の要因を作ると（・う欠点がある。

このため、第３図に示すような回路を付加して、上記欠
点をなくす方式が特許出願公開昭５３−１４２１３７公
報に提案されて（・る。

第３図において、主記憶管理システムは、論理装置（Ｃ
ＰＵ）３１０、前記ＴＬＢ３１１、主記憶装置（ＭＭＵ
）３１６、ＣＰＵ３１０からＭＭＵ３１６へのアクセス
時ＴＬＢ３１１で変換された実記憶アドレスにある一定
値を加算器３１４を使用して加算するための基底アドレ
スを保持するレジスタ（ＢＡ８Ｅ）３１２、前記加算後
のアドレス出力３７がある一定値以内であるか否かを比
較回路３１５で比較するための上限アドレスを保持する
レジスタ（ＬＩＭＩＴ）３１３、比較回路３１５の出力
３４はアドレス出力３７がＬＩＭＩＴの値を越したとき
有効となり、アドレス例外を生じ、主記憶アクセスが異
常であることをＣＰＵに報告するための信号である。

上記、回路を付加することにより、ＶＭ実実行釦ＢＡＳ
Ｅ　、ＬＩＭＩＴの値を変えてやることにより、各ＶＭ
に対して主記憶装置が論理的にＯ番地から始まっても、
実際にアクセスする実記憶装置の領ＶはＢＡＳＥからＬ
ＩＭＩ’ｒまでの間となり、各ＶＭで独立に主記憶装置
を割り刊けられたことになり、シャドーテーブルなどの
余分なアドレス変換テーブルを必要とするなく、ＶＭが
あたかもＲＭと同じように実記憶装置ケ使用することが
できるようになる。しかし、この方式では、各ＶＭに対
して、主記憶装置か論理的に０番地から始まる様：能す
なわち、実記憶装置に対するアクセス時に前記開始アド
レスを加算する機能が必要なため、アドレス加算回路を
必要とし、このためにハードウェア量が増加するととも
に、主記憶に対するアクセスの遅延時間が増え、性能を
低下させる欠点がある。

発明の目的 本発明の目的は、上述の欠点を除去し、仮想側’ＩＦ−
機±（７）オペレーティングシステムが実記憶領域を実
計Ｘ機上のオペレーティングシステムと同等に認識でき
るようにした仮想計算機システムにおける主記憶管理方
式を提供することにある。

発明の構成 本発明の方式きは、複数の仮想計算機からなる仮想計算
機システムを有する情報処理装置の主記憶管理方式にお
いて、 外部から与えられる主記憶装置の第１の境界アドレスお
よび第２の境界アドレスを保持する手段と、 前記仮想計算機システムを制御するシステム制御手段と
、 前記複数のうちの少なくとも１つの仮想計３！機のプロ
グラム実行開始時点において前記システム制御手段の制
御の下で前記第１の境界アドレスおよび前記第２の境界
アドレスを実記憶領域上における前記仮想計算機実行ア
ドレスに変換する手段と、 前記第１の境界アドレスから前Ｆ第２の境冗アドレスま
での範囲内に対応した前記実記憶領域上のアドレス範囲
に対する前記仮想計算機からのアクセスを許可する手段
と、 仮想記憶アドレスを実記憶アドレスにアドレス変換す、
るよう前記許可手段によりアクセスを許可された前記実
記憶領域上のアドレス範囲に複数のエントリを有してな
るアドレス変換テーブルと、前記仮想計算機から与えら
れる前記アドレス変換テーブル内のエントリ指示用アド
レスを前記アクセスを許可された実記憶領域に与える手
段とを含むことを特徴とする。

発明の実施例 次に本発明について図面を参照して詳細に説明する。

第４図を参照すると、本発明の仮想計算機システムのＶ
Ｍの仮想アドレスから実記憶アドレスへのアドレス変換
の方式の一実施例は、第１の境界アドレス格納レジスタ
（ＢＡＲ）４０１、システムベース（ＳＢ）４０２、Ｊ
テーブル（ＪＴ）４０３、Ｐテーブル（ＰＴ）４０４、
プロセス制御ブロック（ＰＣＢ）４０５．セグメントテ
ーブル語配列（ＳＴＷＡ）４０６、セグメントテーブル
（ｓｃｙｒ）ｊｏ７、ページテーブル（ＰＧＴ）４０８
、およびページ（ＰＧ）４０９がら構成されている。Ｖ
Ｍで実行するプログラムの仮想アドレス４１０は、セグ
メントテーブル番号ＳＴＮ。

セグメントテーブルエントリＳＴＥ、ページテーブルエ
ントリＰＴＢ、ページ内相対アドレスＰＲＡを有する。

通前、ＶＭの初期設定時にＢＡＲで始まる主記憶領域の
先頭アドレスからシステムベースカ形成すレる。システ
ムベースにはシステムを制御する情報が格納され、その
中の制御語からシステム内で実行するプロセスを制御す
る情報を格納するプロセス制御ブロックＰＣＢ４０５に
アクセスするためのＪテーブルおよびＰテーブルがＪテ
ーブル表示語（ＪＴＷ）と実行プロセス表示語（ＲＰＷ
）から参照される。プロセス制御ブロックＰＣＢ　４０
５中のアドレス空間表示語（ＡＳＭＯまたは１）からセ
グメントテーブル語列Ｓ’ＩＷＡ４０６の先頭アドレス
を求め５ＴＷＡ４０６を参照する。５ＴＷＡ４０６内に
は参照すべきセグメントテーブル５ＧＴ４０７のポイン
タが格納されており、どの８０Ｔ４０７を参照するかは
仮想アドレス中のセグメントテーブル番号ＳＴＮで示さ
れるセグメント・アドレス８ＴＡで選択される。

セグメント・テーブルポインタには参照すべきページテ
ーブルＰＧＴのポインタが格納されており、どのページ
テーブルＰＧＴを参照するかは仮想アドレス中のセグメ
ント・テーブル・エントリＳＴＥで示されるセグメント
ディスクリブタ８Ｄで選択サレる。ページテーブルＰＧ
Ｔ中にはｖＭが使用すべきページＰＧのポインタが格納
されており、どのページＰＧを使用するかは仮想アドレ
ス中のページ・テーブル・エン）ＩＪＰＴＥで示される
ページディスクリブタＰＤで選択される。使用すべきペ
ージＰＧ中のどの語を使用すべきかは仮想アドレスのペ
ージ内相対アドレスＰＲＡで示される。

第５図に１つのＰＣＢで制御されるプロセスが実行でき
る仮想記憶空間から実記憶領域へのアドレス変換の概念
を示す。５１０がシステムが動作できる実記憶領域を示
しており、ＢＡＲが本発明の第１の境界レジスタに、最
大主記憶アドレスＭＳＵＬが本発明の第２の境界レジス
タ２に格納されている。ＰＣＢ中のＡ８Ｗ５０１から５
ＴＷＡ５０２．５ＧＴ５０３および５０４およびＰＧＴ
５０５−５０９で示されるアドレス変換テーブルを参照
し、実記憶上にマツピングされたページ（ｐｏ〜Ｐｎ）
にアクセスする。

第６図に実記憶装置上でのＲＭ、ＶＭＯ主記憶の割付け
を示す。この主記憶はハードウェアのみで使用する領域
ＨＷＡ、実計算機（ＲＭ）に割り当てられた実記憶領域
ＲＭＭ、および仮想計算機（ＶＭ）１〜３に割り当てら
れた実記憶領域ＶＭＭ１〜ｖＭＭ３を有している。Ｒ，
ＭはＢＡ　Ｒｒ−Ｍ　８　ＵＬの範囲内で主記憶を使用
でき、ＶＭＩ〜３は各ＢＡＲ１〜ＭＳＵＬＩ　、　ＢＡ
Ｒ２〜ＭＳＵＬ２　、およびＢＡＲ３〜Ｍ８ＵＬ３の範
囲内で主記憶を使用でき、使用可能範囲外のアクセスは
厳重に抑止される。

第７図を参照すると、主記憶アクセス抑止システムは、
実計算機の論理装置（ＣＰＵ）７０１、主記憶装［（Ｍ
ＭＩＪ）７０７、仮想アドレスから実アドレスへのアド
レス変換を動的に処理する連想記憶回路（ＴＬＢ）７０
２、本発明の第１の境界アドレスを格納するレジスタ（
ＢＡＲ）７０３、本発明の第２の境界アドレス２を格納
するレジスタ（ＭＡＵＬ）７０４、ＴＬＢ７０２で変唆
された主記憶アドレスとＢＡＲとの値を比較して、前者
の方が小さい場合のみ、出カフ３を有効にして、ＭＭＵ
　７０７に対するアクセスを抑止するとともに、ＣＰＵ
へ異常を報告する。比較回路７０５、ＴＬＢ７０２で変
換された主記憶アドレスとＭ８ＵＬとの値を比較して、
前者の方が大きい場合のみ、出カフ６を有効にして、Ｍ
ＭＵ７０７に対するアクセスを抑止するとともに、ＣＰ
Ｕへ異常を報告する。比較回路７０６、および前記アク
セス。

から値を書き替え、信号線７５および７６を介して、Ｃ
ＰＵから値を読出すことができる。

次に、嬉４図〜第７図を参照１−て、仮想計算機システ
ムの動作を、詳細に説明する。

システムを立上げる第１段階として、システムの初期設
定が行なわれる。この時ノ・−ドウエア／ファームウェ
アにより、実計算機の初期状態がセットされ第６図での
ＢＡＲ値およびＭ、　Ｓ　Ｕ　Ｌ値が第７図のレジスタ
７０３（ＢＡＲ）および、７０４（Ｍ８ＵＬ）Ｋセット
される。このＢＡＲ値は実計算機が必要とする周辺装置
などのノ・−ドウエアリソースのための情報の大きさに
より（ｉＭが異なるが、初期設定時に回定される。また
ＭＡＵＬ値は実計算機が使用できる主記憶装置の最大の
アドレスがセットされる。次に初期設定ソフトウェアを
動作可能状態とするため、）・−ドウニア／ファームク
エアがブートロード動作を行い、外部記憶から第４図の
システムベース（８Ｂ）をＢＡＲ値から始まる主記憶領
域にロードし、同時に１プロセスを起動するのに必要が
各テーブルポインタＰＴＰ。

ＰＣＢＰ、ＡＳＷＩ　、８ＴＮ、８ＴＡ、８ＴＥ、ＳＤ
、Ｐ’ｌ”ＥおよびＰＤの値が所定のアドレスにロード
される。

この状態ではＪＴＷを含む各テーブルポインタは相対ア
ドレスで記述されているため、ノ・−ドウヱア／ファー
ムウェアでＢＡＲレジスタの値を読み出して、前記ポイ
ンタ類にＢＡＲ値を加算し、実記憶装置の絶対アドレス
として、最初のソフトウェアが動作するプロセスを起動
する。それと同時にＢＡＲ値とＭＳＵＬ値をソフトウェ
アが認識できるように、システムベース中に格納する。

起動された最初のプロセスは、ソフトウェアに必要なシ
ステムの初期設定を行う、この時、ＪテーブルＪＴ、Ｐ
テーブルＰＴ、セグメントテーブル語配列５ＴＷＴ、セ
グメントテーブル８ＧＴ、ページテーブルＰＧＴ中のポ
インタの内　／％−ドウエア／ファームウェア（ＨＷ／
ＦＷ’）で絶対アドレス化したもの以外のもののアドレ
スも生成する。このアドレス生成はソフトウェアがＢＡ
Ｒ値からＭＳＵＬ値の実記憶アドレスを割り付ける。万
が−ＢＡＲ値以下、ＭＡＵＬ値以上に割り付けた場合は
、主記憶アクセス時に、第７図の回路で異常がＣＰＵに
報告されソフトウェアエラーとしてプログラムの実行が
抑止される。ソフトウェアによる初期設定が終了すると
、別なプロセスが起動され、その後同様にして、各テー
ブルおよびＰＣＢが生成され、システムとして稼動する
。このようにして、実計算機ＲＭが起動されると、ＲＭ
中の仮想計算機制御プログラムＶＭＰにより、Ｖ　Ｍの
起動が可能となる。ＶＭが起動されると、７Ｍのオペレ
ーティングシステム（以下Ｏ８と略す）を実行状態に移
行させるため、ＨＷ／ＦＷにより、前記と同様な手順で
テーブル類のポインタの絶対アドレス化が行われる。た
だし、ＢＡＲ値、ＭＳＵＬ値はｖＭＰによりＨＷ／ＦＷ
に指示され、（第７図のＢ　Ａ　Ｒ／Ｍ　Ｓ　Ｕ　Ｌレ
ジスタにセットされ）外部記憶からのシステムペース８
Ｂと各テーブルポインタのロードもＶＭＰにより起動さ
れる入出力動作指令により行われる。絶対アドレス化完
了後、ＶＭ下の最初のプロセスが起動され前記と同様な
手順でＶＭ下のソフトウェアの実行が行われる。他のＶ
Ｍの起動が必要な場合は、同様な方法でソフトウェアの
実行が行われる。

本発明の方式は、従来技術で説明したＶＭのＶ＝Ｒ領域
と同等以上に仮想記憶管理をＶＭＰが意識する必要がな
く、ＶＭのソフトウェアの仮想記憶管理プログラムに伺
の変更も必要がないため、仮想計算機システムの構築が
容易にできると（・う特徴がある。

また、一旦、実記憶装置上に定義されたＶＭ。

主記憶装置［、ＶＭからＶＭＰ、ｖＭＰからｖＭへの制
御の切替え時に、ＢＡＲ値、ＭＳＵＬ値を変更するだけ
で、複数のＶＭが実記憶領域の大きさを何ら意識するこ
となしに、プログラムを実行できると（・う特徴がある
。

本実施例では第１の境界アドレス（ＢＡＲ，）および第
２の境界アドレス（ＭＳＵＬ）の値の書替えの実施例を
説明したが、複数のＢ　Ａ　Ｒ、ＭＳＵＬの値を一時記
憶回路に格納して、ＶＭを切替えるたびに、ＢＡＲ，Ｍ
ＳＵＬの一つを選択することにより、同等な効果がでる
。

本発明の詳細説明には、一つの仮想記憶方式をもった仮
想計算機システムの実施例を示したが、別な仮想記憶方
式を使用しても本発明の方式を応用できることは容易に
類推できる。

発明の効果 本発明には実記憶装置上の動作可能領域をハードウェア
のレジスタで規定することにより、仮想記憶方式を有し
た情報処理装置上で、別々な仮想計算機が実計算機で実
行すると同等な処理速度でプログラムを実行できるとい
う効果がある。

【図面の簡単な説明】

第１図は仮想計算機が実計算機の実記憶装置へアクセス
する時の仮想アドレスから夾アドレスへのアドレス変換
過程を示す概念図、第２−Ａ図はシャドーテーブルの動
作を示した図、第２−Ｂ図は仮想計算機の主記憶装置を
実記憶装置の固定領域に割り付けた図、第３図は従来の
りロケーション機能を利用した仮想計算機の主記憶管理
方式の図、第４図は本発明のアドレス変換方式の一実施
例を示す図、第５図は第４図のアドレス変換方式の詳細
図、第６図は本発明による仮想計算機システムでの仮想
計算機に対する実記憶装置の割り付けの実施例を示す図
、第７図は本発明の第１および第２の境界レジスタの一
実施例を示す図である。 第１図から第７図において、１０１・・・・・・実計算
機の主記憶装置、１０２，１０３，１０６・・・・・・
アドレス変換テーブル、１０５・・・・・・シャドーテ
ーブル、１０４．１０８・・・・・・仮想計算機の主記
憶装置、１０７・・・・・・仮想計算機の仮想配憶装置
、３０１・・・・・・実計算機の制御情報領域（ページ
Ｏ）、３０２・・・・・・実記憶装置の仮想計算機領域
（Ｖ＝Ｒ，領域）、３０３゜３０４・・・・・・実記憶
装置の仮想針３ｉＬ機領域、３０５・・・・・・実計′
ＸＸ領領域４０１・・・・・・境界アドレス１（ＢＡＲ
）、４０２・・・・・・システムペース（８Ｂ）、４０
３・・・・・・Ｊテーブル（ＪＴ）、４０４・・・・・
・Ｐテーブル（ＰＴ）、４０５・・・・・・プロセス制
御ブロック（ＰＣＢ）、４０６・・・・・・セグメント
テーブル語配列（８’ｌ”ＷＡ）、４０７・・・・・・
セグメントテーブル（ｓＧＴ）、４０８・・・・・・ペ
ージテーブル（ＰＧＴ）、４０９・・・・・・ページ（
ＰＧ）、４１０・・・・・・仮想アドレス、５０１・・
・・・・アドレス空間表示語（ＡＳＷ）、５０２・・・
・・・セグメントテーブル飴配列（８’ｒＷＡ）、５０
３．５０４・・・・・・セグメントテーブル、５０５゜
５０６．５０７，５０８，５０９・・・・・・ページテ
ーブル、５１０°°・°°°主記憶領域、６０１・・団
・ハードウェア制御情報領域、６０２，６０６・・・・
・・実計算機の実記憶領域、６０３，６０４，６０５　
・・山仮想計算機の実記憶領域、３１０，７０１・・・
・・・論理装置、３１１，７０２・・・・・・動作アド
レス変換用連想メモリ、７０３・・・山塊界アドレス１
格納レジスタ、７０４・・・・・・境界アドレス２格納
レジスタ、３１５゜７０５．７０６・・・・・・比較回
路、３１６，７０７　　・・・・・・主記憶装置、７０
８・・・・・・主記憶アクセス抑止回路、３１４・・・
・・・加算回路、３１２・・・・・・基底アドレス保持
レジスタ、３１３・・・・・・上限アドレス保持レジス
タ。 第　１　図 第７−Ａ図 第’ｌ−Ｂ図 第　３　図 第４　図 第　４図 第　／７　図

Claims (1)

1. 【特許請求の範囲】 複数の仮想計算機からなる仮想計算機システムを有する
   情報処理装置の主記憶管理方式において、外部から与え
   られる主記憶装置の第１の境界アドレスおよび第２の境
   界アドレスを保持する手段と、 前記仮想計算機システムを制御するシステム制御手段と
   、 前記複数のうちの少なくとも１つの仮想計算機のプログ
   ラム実行開始時点にお（・て前記システム制御手段の制
   御の下で前記第１の境界アドレスおよび前記第２の境界
   アドレスを実記憶領域上における前記仮想計算機実行ア
   ドレスに変換する手段と、 前記第１の境界アドレスから前記第２の境界アドレスま
   での範囲内に対応した前記実記憶領域上のアドレス範囲
   に対する前記仮想計算機からのアクセスを許可する手段
   と、 仮想記憶アドレスを実記憶アドレスにアドレス変換する
   よう前記許可手段によりアクセスを許可された前記実記
   憶領域上のアドレス範囲に複数のエントリを有してなる
   アドレス変換テーブルと、前記仮想計算機から与えられ
   る前記アドレス変換テーブル内のエントリ指示アドレス
   を前記アクセスを許可された実記憶領域に与える手段と
   を含むことを特徴とする情報処理装置の主記憶管理方式
   。