JPS59112737A - Digital speech interpolation device - Google Patents

Digital speech interpolation device

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Publication number
JPS59112737A
JPS59112737A JP22331282A JP22331282A JPS59112737A JP S59112737 A JPS59112737 A JP S59112737A JP 22331282 A JP22331282 A JP 22331282A JP 22331282 A JP22331282 A JP 22331282A JP S59112737 A JPS59112737 A JP S59112737A
Authority
JP
Japan
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signal
low noise
pedestal
output
voice
Prior art date
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Pending
Application number
JP22331282A
Other languages
Japanese (ja)
Inventor
Haruo Shimoyama
下山 治夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP22331282A priority Critical patent/JPS59112737A/en
Publication of JPS59112737A publication Critical patent/JPS59112737A/en
Pending legal-status Critical Current

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    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04JMULTIPLEX COMMUNICATION
    • H04J3/00Time-division multiplex systems
    • H04J3/17Time-division multiplex systems in which the transmission channel allotted to a first user may be taken away and re-allotted to a second user if the first user becomes inactive, e.g. TASI
    • H04J3/172Digital speech interpolation, i.e. DSI

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Time-Division Multiplex Systems (AREA)

Abstract

PURPOSE:To remove a click noise due to the level difference of a reproduced sound signal by outputting a significant sound PCM signal which is transmitted intermittently in a significant sound section at a reception part, and inserting a low noise with a DC pedestal in a pause section. CONSTITUTION:The reception part of a digital speech interpolation device DSI device is provided with an insertion part 19 for the low noise with the DC pedestal. The insertion part 19 inputs an individual significant sound PCM signal (a) which is transmitted intermittently to an accumulator 39, which accumulates the signal (a) at a specific position specific numbers, so that the accumulated value is held in a register 42 for a specific period. The output of the register 42 is divided by the expected number of times at a mean value circuit 43 to calculate the mean DC pedestal level. The signal (i) is added 44 to a low noise (b) from a low noise generator 17 to generate the low noise (j) with the DC pedestal, which is inputted to a switch 37. The switch 37 inserts and couples the signal (a) in the significant section or signal (j) in the pause period under the control of a sound detection signal (d) to reproduce a continuous sound PCM signal C.

Description

【発明の詳細な説明】 本発明は電話に於ける会話音声の統計的性質と大群効果
を利用し、会話に於ける有意な音声区間のみを、休止区
間にディジタル的にインタポレーションを行い、高い能
率で伝送するためのディジタル・スピーチ・インターポ
レーション装置(以下DSIという)に関するものであ
る。
DETAILED DESCRIPTION OF THE INVENTION The present invention utilizes the statistical properties and crowd effect of conversational voices on the telephone to digitally interpolate only significant voice sections in a conversation with pause sections. The present invention relates to a digital speech interpolation device (hereinafter referred to as DSI) for highly efficient transmission.

一般にDSI装置はm個の入力チャンネル(POMチャ
ンネル)をn個の伝送路テヤンイ・ル(DSIjヤンネ
ル)にて伝送するものであり、m〉60ならばn=m/
2のチャンネル(′″−て伝送し得ることが知られてい
る。
Generally, a DSI device transmits m input channels (POM channels) through n transmission channels (DSI channels), and if m>60, then n=m/
It is known that transmission can be carried out over two channels ('''-).

DSI装置の一般的な形を説明すると、送信側で音声検
出器の作用により入力PCMチャンネルから各々のチャ
ンネル毎に有意の音声情報の検出を行い、有意な音声情
報のみをDSIチャンネルに割当て2割当情報も含めて
伝送する。
To explain the general form of a DSI device, significant audio information is detected for each channel from the input PCM channel by the action of an audio detector on the transmitting side, and only the significant audio information is allocated to the DSI channel. It also transmits information.

そして受信側では、先ず割当情報を解読し、DSIチャ
ンネル上に伝送されて来た個々の有意な音声情報を宛先
のPCMf−ヤンイ・ルに分配する。この時、伝送され
て来なかった休止区間は無音信号が挿入されて連続信号
に再生されるが。
On the receiving side, the allocation information is first decoded and each significant voice information transmitted on the DSI channel is distributed to the destination PCMf-yang-il. At this time, a silent signal is inserted into the pause section where no signal is transmitted, and the signal is reproduced as a continuous signal.

通常は会話の自然性を損なわれないようにするために、
低レベルの雑音を挿入することが行われている。
Usually, in order not to spoil the naturalness of the conversation,
Inserting low-level noise is being done.

一般にアナログ信号をPC1φ符号化するPCM符号化
復号化装置(CODEO)に於いては。
Generally, in a PCM encoding/decoding device (CODEO) that encodes an analog signal with PC1φ.

音声の零レベルがPCM符号の零レベルとは必ずしも一
致しない。すなわち、PCM ’C0DECはDCペデ
スタルをいくらか有している。
The zero level of the voice does not necessarily match the zero level of the PCM code. That is, the PCM'C0DEC has some DC pedestals.

DSI装置において上記のDCペデスタルを有するP’
CM信号をDSI処理する場合に問題となるのは音声検
出器の誤動作であり、従来実際に使用されるDS工装置
においては、前記の誤動作を防止するためにDCペデス
タル除去回路を音声検出器に設けていることは良く知ら
れている。
P' having the above DC pedestal in a DSI device
A problem when performing DSI processing on CM signals is the malfunction of the audio detector, and in conventional DS processing equipment actually used, a DC pedestal removal circuit is installed in the audio detector to prevent this malfunction. It is well known that it has been established.

しかしながら、従来方式は送信部での音声検出器に対し
対策は講じてはいるものの、受信部に於いては何らDC
Cペデスタル対策を施していなかった。このため有意な
音声情報に無音信号を挿入し、つなぎ合わせて連続的な
PCM信号を再生しようとするDSI装置では1次の様
な欠点があった。
However, although the conventional method takes measures against the voice detector in the transmitter, it does not take any DC countermeasures in the receiver.
No countermeasures against C pedestal were taken. For this reason, a DSI device that attempts to reproduce a continuous PCM signal by inserting a silent signal into significant audio information and splicing the signals has the following drawbacks.

すなわち、受信部においてDCペデスタルに対する配慮
がされないことから、有意な音声情報間を結合する無音
信号は零レベルが挿入されることになり、送信部の入力
PCM信号のDCペデスタルが殆んど無い場合は問題と
はならないものの、DCペデスタルが大きい場合には有
音区間と無音区間の接続点に大きなりCレベル段差が生
ずることになる。このDCレベル段差は大きな波形歪と
なり、また聴感上に於いてはクリック性の雑音として聞
こえる等の大きな欠陥を生じさせる。
In other words, since no consideration is given to the DC pedestal in the receiving section, a zero level is inserted into the silent signal that combines significant audio information, and when there is almost no DC pedestal in the input PCM signal of the transmitting section. Although this is not a problem, if the DC pedestal is large, a large C level step will occur at the connection point between the sound section and the silent section. This DC level difference causes a large waveform distortion, and also causes a large auditory defect such as audible click noise.

以上のように、従来方式のDSI装置では。As mentioned above, in the conventional DSI device.

DCCペデスタル有するPCM信号を取り扱う限り、聴
感の劣化を充分に防止することができないという欠点が
あった。
As long as a PCM signal having a DCC pedestal is handled, there is a drawback that deterioration of hearing sensation cannot be sufficiently prevented.

したがって本発明の目的は、DSI装置でDCペデスタ
ルを有するP Olvi信号をDSI処理した場合でも
、再生されたP CM信号がDoペデスタルの影響を受
けず且つ有意な音声区間と無音区間との接続点のDCレ
ベル段差を極めて小さくし得るDSI装置を提供するに
ある。
Therefore, an object of the present invention is to prevent the reproduced PCM signal from being affected by the Do pedestal even when a DSI device performs DSI processing on a P Olvi signal having a DC pedestal, and to provide a connection point between a significant voice section and a silent section. An object of the present invention is to provide a DSI device that can make the DC level difference extremely small.

本発明は上記の目的を達成するために、レベル補正を行
う手段を付加するようにしたものである。
In order to achieve the above object, the present invention adds means for level correction.

すなわち本発明(=よれば、電話における会話音声の統
計的性質と大群効果を利用し、会話における有意な音声
区間のみを休止区間にディジタル的(′″−インターポ
レーシヨン行うことにより送信部から受信部に高い能率
で伝送するディジタル・スピーチ・インターポレーンヨ
ン装置において、前記受信部に、断片的に伝送されて来
る個々の有意な音声PCM信号に対し予め定めた位置を
予め定めた回数累算する累算器と、′この累算器の出力
を予め定めた期間保持するレジスタと、このレジスタの
出力の累算値を予め定めた回数の割算を行い、平均値を
算出するDCペデスタル発生回路と、予めディジタル的
に低雑音を発生する低雑音発生回路と、この低雑音発生
回路の出力と前記平均値算出回路の出力を加算し、Do
ペデスタル付低雑音を発生する加算器と、この加算器出
力を片側入力端子に入力し、前記有意な音声PCM信号
をもう一方の入力端子に入力し、音声の有音区間と休止
区間を表わす音声検出信号の制御により、有音区間は断
片的に伝送されて来た有意な音声PC1M信号を出力し
、休止区間は前記発生したDQペデスタル付低雑音を出
力するように動作する切換器とを有するDCペデスタル
付低雑音挿入手段を設けたことを特徴とするディジタル
・スピーチ・インターポレーション装置が得られる。
In other words, according to the present invention (=), by using the statistical properties of conversational voices and the crowd effect in telephone conversations, only significant voice sections in the conversation are digitally interpolated ('''-interpolation) from the transmitter into the pause sections. In a digital speech interpolation device that transmits data to a receiving section with high efficiency, the receiving section is provided with a predetermined position for each significant audio PCM signal that is transmitted in a piecemeal manner for a predetermined number of times. an accumulator that performs calculation, a register that holds the output of this accumulator for a predetermined period of time, and a DC pedestal that divides the cumulative value of the output of this register a predetermined number of times and calculates the average value. A generation circuit, a low noise generation circuit that generates low noise digitally in advance, and the output of this low noise generation circuit and the output of the average value calculation circuit are added together, and Do
an adder with a pedestal that generates low noise; the output of the adder is input to one input terminal; the significant audio PCM signal is input to the other input terminal; Under the control of the detection signal, the switching device operates to output the significant audio PC1M signal that has been transmitted in fragments in the active period, and to output the generated low noise with the DQ pedestal in the idle period. A digital speech interpolation device is obtained which is characterized in that a low noise insertion means with a DC pedestal is provided.

次に図面を参照して詳細に説明する。Next, a detailed description will be given with reference to the drawings.

第1図は本発明の一実施例であるDS工端局装置のブロ
ック構成図であり、(イ)は送信部、(B)は受信部の
構成をそれぞれ示している。
FIG. 1 is a block diagram of a DS terminal station device according to an embodiment of the present invention, in which (A) shows the structure of a transmitter and (B) shows the structure of a receiver.

第1図(8)の送信部に於いて、4つの信号端子1へは
PCM信号列が加えられる。このPCM信号列はPcM
ラインインターフェイス回路2付与され、更に多重化さ
れ、遅延回路3及び音声検出回路4に加えられる。
In the transmitter shown in FIG. 1(8), PCM signal sequences are applied to the four signal terminals 1. This PCM signal train is PcM
A line interface circuit 2 is provided, further multiplexed, and added to a delay circuit 3 and a voice detection circuit 4.

音声検出回路4では入力した多重化されたPC1M信号
から各チャンネル毎に音声の有無を検出する。音声の有
無の情報は音声検出信号として割当制御回路5に加えら
れる。割当制御回路に於いては有意な音声情報を伝送す
べきDSエチャンネルに割り当てる。この割当情報は宛
先PCMチャンネル番号と−しょに信号線51を介して
送信バッファメモリ6へ送られると同時に、信号線52
を介して割当情報符号化回路7へ送出される。。
The audio detection circuit 4 detects the presence or absence of audio for each channel from the input multiplexed PC1M signal. Information on the presence or absence of voice is added to the allocation control circuit 5 as a voice detection signal. In the allocation control circuit, significant audio information is allocated to the DS channel to be transmitted. This allocation information is sent to the transmission buffer memory 6 via the signal line 51 together with the destination PCM channel number, and at the same time
It is sent to the allocation information encoding circuit 7 via the. .

一方、遅延回路乙に加えられたPCM信号列はここで音
声検出回路4及び割当制御回路5にて各々要する処理時
間を含め時間調整され、送信バッファメモリ乙に加えら
れる。送信バッファメモリ6に於いては1割当制御回路
5でDSエチャンネルに割当られたPCMチャンネル番
号が、DSIチャンネル番号に対応するメモリ番地へ書
き込まれる。送信バッファメモリ6からの読み出しはD
SIチャンネルフレーム構成に従い順次読み出され、多
重化回路8へ加えられる。
On the other hand, the PCM signal train applied to the delay circuit B is time-adjusted including the processing time required by the audio detection circuit 4 and the allocation control circuit 5, and is added to the transmission buffer memory B. In the transmission buffer memory 6, the PCM channel number assigned to the DS channel by the 1 assignment control circuit 5 is written to the memory address corresponding to the DSI channel number. Reading from the transmission buffer memory 6 is D.
The signals are sequentially read out according to the SI channel frame configuration and applied to the multiplexing circuit 8.

割当情報符号化回路7に於いては9割当制御回路5から
受けた宛先PCMチャンネル番号とD S I=チャン
ネル番号との対となった割当情報を伝送路符号に変換し
、多重化回路8へ加える。
The allocation information encoding circuit 7 converts the allocation information, which is a pair of the destination PCM channel number and the DSI=channel number received from the allocation control circuit 5, into a transmission line code and sends it to the multiplexing circuit 8. Add.

多重化回路8では送信バッファメモリ6から読み出され
たDSI信号と割当情報符号化回路7からの割当情報を
多重化するとともに、 DSIフレーム同期信号を図示
してない回路から挿入して伝送路フレーム構成を確立し
、送信DSlラインインターンェイス回路9へ送出する
The multiplexing circuit 8 multiplexes the DSI signal read from the transmission buffer memory 6 and the allocation information from the allocation information encoding circuit 7, and inserts a DSI frame synchronization signal from a circuit not shown to create a transmission line frame. The configuration is established and sent to the transmission DSl line interface circuit 9.

DSIラインインターフェイス回路9ではDSS倍信号
伝送路符号に変換し、信号端子10を介して伝送路へ送
出する。
The DSI line interface circuit 9 converts the signal into a DSS multiplied signal transmission line code, and sends it out to the transmission line via the signal terminal 10.

第1図(B)の受信部に於いては、信号端子11から人
力されたDS工伝送路符号は受信DSIラインインター
フェイス回路12に加わり、このラインインターフェイ
ス回路に於いて伝送路符号から装置内部符号に変換され
るとともに。
In the receiving section of FIG. 1(B), the DS engineering transmission line code input manually from the signal terminal 11 is applied to the receiving DSI line interface circuit 12, and in this line interface circuit, the transmission line code is converted into the equipment internal code. along with being converted to.

フレーム同期を確立した後1割当情報後号回路15と遅
延回路14に加えられる。
After establishing frame synchronization, 1 assignment information is added to the subsequent circuit 15 and the delay circuit 14.

割当情報復号回路16に於いてDSI信号ンから割当情
報が抽出され復号され2分配制御回路15へ送られる。
In the allocation information decoding circuit 16, allocation information is extracted from the DSI signal, decoded, and sent to the two-way distribution control circuit 15.

分配制御回路に於いては受信割当情報に基づき接続先の
P ’CMチャンネル番号を登録し、受信バッファメモ
リ回路16を制御する。
The distribution control circuit registers the P'CM channel number of the connection destination based on the reception assignment information, and controls the reception buffer memory circuit 16.

受信バッファメモリ回路16では、遅延回路14にて所
要の時間分時間調整されたDSI信号を受け9分配制御
回路15がらの分配制御情報に基づき接続先のPCMチ
ャンネル番号に対応するメモリ番地にデータが書き込ま
れる。読み出しはPOMフレーム構成に基づき順次チャ
ンネル番号順に断片的音声PCM信号aとして読み出さ
れ、低雑音挿入回路18に加えられる。
The reception buffer memory circuit 16 receives the DSI signal time-adjusted by the required time in the delay circuit 14, and stores the data in the memory address corresponding to the connected PCM channel number based on the distribution control information from the distribution control circuit 15. written. The fragmentary audio PCM signal a is read out in the order of channel numbers based on the POM frame structure and is applied to the low noise insertion circuit 18.

DCペデスタル付低雑音挿入回路18の構成については
あとに詳しく述べるが、この回路においては、低雑音発
生回路17がらの低雑音すを受信バッファメモリ16か
らのPOMチャンネル毎の断片的に伝送されて来た信号
aの有意な音声PCM信号同志の間に挿入して連続的な
音声POM信号Gを再生する。低雑音発生回路17と低
雑音挿入回路18は両者でDCペデスタル付低雑音挿入
回路19を形成する。再生された音声PCM信号は受信
PCMインター7141回路20へ送出する。この受信
PCMインターフェイス回路において多重化PCM信号
列は接続先のPCM信号列に再配列され、伝送路符号に
変換され、4つの信号端子21へ出力される。
The configuration of the low noise insertion circuit 18 with DC pedestal will be described in detail later, but in this circuit, the low noise from the low noise generation circuit 17 is transmitted piecemeal for each POM channel from the reception buffer memory 16. A continuous audio POM signal G is reproduced by inserting the incoming signal a between significant audio PCM signals. The low noise generation circuit 17 and the low noise insertion circuit 18 together form a low noise insertion circuit 19 with a DC pedestal. The reproduced audio PCM signal is sent to the receiving PCM inter 7141 circuit 20. In this receiving PCM interface circuit, the multiplexed PCM signal train is rearranged into a connected PCM signal train, converted into a transmission line code, and outputted to four signal terminals 21.

第2図は上記のDCペデスタル付低雑音挿入回路の構成
をあられした図である。
FIG. 2 is a diagram showing the configuration of the above-mentioned low noise insertion circuit with DC pedestal.

第6図は第2図の装置の波形時間関係図を示す。以下第
1図ないし第3図を参照して、信号端子61には分配制
御回路15からの分配制御情報により受信パンツアメモ
リ16から読み出された断片的な有意な音声PCM信号
aが入力される。但しこの図に於いては説明の便宜上ア
ナログ波形で表現している。信号端子62には当該P 
OMチャンネルの音声検出信号d(検出器は図示してい
ない)が入力される。信号端子66には上記の音声検出
信号dを基にして作成されたゲートパルスeが入力され
る。信号端子64(=はクロックパルスfが入力される
。信号端子65にはリセットパルスgが入力される。
FIG. 6 shows a waveform time relationship diagram of the device of FIG. Referring to FIGS. 1 to 3 below, a fragmentary significant audio PCM signal a read out from the reception panzer memory 16 based on distribution control information from the distribution control circuit 15 is input to the signal terminal 61. Ru. However, in this figure, analog waveforms are used for convenience of explanation. The signal terminal 62 has the corresponding P
An audio detection signal d of the OM channel (detector not shown) is input. A gate pulse e created based on the above voice detection signal d is input to the signal terminal 66. A clock pulse f is input to the signal terminal 64 (=. A reset pulse g is input to the signal terminal 65.

加えられる。加算器66のもう一方の入力端子にはレジ
スタ38からのフィードバック信号が加えられており、
加算器36とレジスタ68で累算部59を構成している
。ゲート回路40リレジスタロ8へのクロックをゲート
パルスeの区間だけ信号りとして供給するように制御す
る。
Added. A feedback signal from the register 38 is applied to the other input terminal of the adder 66.
The adder 36 and the register 68 constitute an accumulator 59. The gate circuit 40 is controlled so that the clock to the register 8 is supplied as a signal only during the period of the gate pulse e.

このため音声POM信号aはゲートパルスeの区間、す
なわち音声PCM信号の末尾の区間だよりレジスタ42
に伝達され、その後リセットパルスgによりレジスタ6
8の内容はクリアされる。レジスタ42では次の累算結
果が伝達されるまでその値が保持される。
Therefore, the audio POM signal a is the section of the gate pulse e, that is, the last section of the audio PCM signal.
is transmitted to register 6 by reset pulse g.
The contents of 8 are cleared. The value is held in the register 42 until the next accumulation result is transmitted.

レジスタ42の累算結果は平均値回路43に加えられ、
この平均値回路に於いて累算結果の平均がとられて平均
直流ペデスタルレベルlが決定される。平均直流ペデス
タルレベルの算出は累算器の累算回数との整合を行えば
簡単な桁シフトのみで良い。すなわち2M回の累算に対
してはM桁シフトすることにより2Mの演算を行ったこ
とと等しいから平均値回路は非常に簡単になる。
The cumulative result of the register 42 is added to the average value circuit 43,
In this average value circuit, the accumulated results are averaged to determine the average DC pedestal level l. Calculation of the average DC pedestal level requires only a simple digit shift as long as it matches the number of accumulations by the accumulator. That is, for 2M accumulations, shifting by M digits is equivalent to performing 2M operations, so the average value circuit becomes very simple.

平均直流ペデスタルレベル1は加算回路44に加えられ
、ここで低雑音発生回路17からの低雑音すと加算され
、DCペデスタル付低雑音Jが生成され、切換器37の
片側の入力端子に加わる。切換器37に於いては信号端
子31からの音声PCM信号aとDCペデスタル付低雑
音Jが信号端子62からの音声検出信号dの制御によっ
て切換えられ、かくして断片的に伝送されて来た有意は
音声PCM信号aにその休止区間にDOペデスタル付低
雑音Jを挿入結合し。
The average DC pedestal level 1 is applied to the adder circuit 44, where it is added to the low noise signal from the low noise generation circuit 17 to generate the low noise level J with DC pedestal, which is applied to one input terminal of the switch 37. In the switch 37, the voice PCM signal a from the signal terminal 31 and the low noise J with DC pedestal are switched under the control of the voice detection signal d from the signal terminal 62, and thus the meaning that has been transmitted in a piecemeal manner is A low noise J with a DO pedestal is inserted and coupled to the audio PCM signal a in its rest period.

連続した音声PGM信号Cが再生される。A continuous audio PGM signal C is reproduced.

以上の如く受信PCM信号から推定したDCペデスタル
を付加したことにより、再生された音声信号へのレベル
段差によるクリック性雑音や波形歪の発生が無くなる。
By adding the DC pedestal estimated from the received PCM signal as described above, click noise and waveform distortion due to level differences in the reproduced audio signal are eliminated.

したがって本発明によるDSI装置においては、聴感上
の劣化は極めて少なくでき1品質のよい音声伝送が可能
となる。
Therefore, in the DSI device according to the present invention, audible deterioration can be extremely reduced and high-quality audio transmission can be achieved.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の一実施例であるDS工装、置を送信部
(A)と受信部(B)に分けて示したブロック構成図、
第2図は本発明の装置(1用いるDCペデヌタル付低雑
音挿入部のブロック構成図、第6図は第2図を説明する
ための波形時間関係図である。 記号の説明:12は受信DSIラインインターフェース
回路、1ろは割当情報復号回路。 14は遅延回路、15は分配制御回路; 16は受信バ
ッファメモリ、17は低雑音発生回路。 18はDCペデスタル付低雑音挿入回路、19はD O
ペデスタル付低雑音挿入部、20は受信P CMインタ
ーフェース、66は加算器、67は切換器、68はレジ
スタ、39は累算部。 41はレジスタ、42は平均値回路、46は加算回路、
aは断片的に伝送されてきた信号7bは低雑音信号、C
は連続的な音声POM信号をそれぞれあられしている。 °て                の\ノ    
                       ()
−甘 第2図 七 b□ 第3図
FIG. 1 is a block diagram showing a DS equipment, which is an embodiment of the present invention, divided into a transmitting section (A) and a receiving section (B).
FIG. 2 is a block configuration diagram of a low noise insertion section with DC pedestal used in the device (1) of the present invention, and FIG. 6 is a waveform time relationship diagram for explaining FIG. 2. Explanation of symbols: 12 is a receiving DSI Line interface circuit, 1 is an allocation information decoding circuit. 14 is a delay circuit, 15 is a distribution control circuit; 16 is a reception buffer memory, 17 is a low noise generation circuit. 18 is a low noise insertion circuit with DC pedestal, 19 is a D O
20 is a receiving PCM interface, 66 is an adder, 67 is a switch, 68 is a register, and 39 is an accumulator. 41 is a register, 42 is an average value circuit, 46 is an addition circuit,
a is a signal that has been transmitted in fragments; 7b is a low noise signal; C
are each broadcasting a continuous audio POM signal. °te no\ノ
()
- Sweet Figure 2 7b □ Figure 3

Claims (1)

【特許請求の範囲】 1、電話における会話音声の統計的性質と大群効果を利
用し、会話における有意な音声区間のイ みを休止区間にディジタル的に/ンターポレーションを
行うことにより、送信部から受信部に高い能率で伝送す
るディジタル・スピーチ・インターポレーション装置に
おいて、前記受信部に、断片的に伝、送されて来る個々
の有意な音声POM信号に対し予め定めた位置を予め定
めた回数累算する累算器と、この累算器の出力を予め定
めた期間保持するレジスタと、このレジメタの出力の累
算値を予め定めた回数の割算を行い、平均値を算出する
DCペデスタル発生回路と、予めディジタル的に低雑音
を発生する低雑音発生回路と、この低雑音発生回路の出
力と前記平均値算出回路の出力を加算し、DCペデスタ
ル付低雑音を発生する加算器と、この加算器出力を片側
入力端子に入力し、前記有意な音声POM信号をもう一
方の入力端子に入力し、音声の有音区間と休止区間を表
わす音声検出信号の制御により、有音区間は断片的に伝
送されて来た有意な音声POM信号を出力し、休止区間
は前記発生したDCペデスタル付低雑音を出力するよう
に動作する切換器とを有するDoペデスタル付低雑音挿
入手段を設けたことを特徴とするディジタル・スピーチ
・インターポレーション装置。
[Claims] 1. A transmitting unit that utilizes the statistical properties of conversational speech on the telephone and the large group effect to digitally interpolate significant voice sections in a conversation into pause sections. In a digital speech interpolation device that transmits signals from a voice to a receiving section with high efficiency, a predetermined position is predetermined for each significant voice POM signal that is transmitted and sent in fragments to the receiving section. An accumulator that accumulates the number of times, a register that holds the output of this accumulator for a predetermined period, and a DC that divides the cumulative value of the output of this register by a predetermined number of times and calculates the average value. a pedestal generating circuit, a low noise generating circuit that digitally generates low noise in advance, and an adder that adds the output of this low noise generating circuit and the output of the average value calculation circuit to generate low noise with a DC pedestal. , the output of this adder is input to one input terminal, the significant voice POM signal is input to the other input terminal, and the voice interval is determined by controlling the voice detection signal representing the voice interval and the pause interval. A Do pedestal low noise insertion means is provided, which has a switch that operates to output the significant voice POM signal that has been transmitted in fragments and output the generated DC pedestal low noise during the pause period. A digital speech interpolation device characterized by:
JP22331282A 1982-12-20 1982-12-20 Digital speech interpolation device Pending JPS59112737A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01145699A (en) * 1987-12-02 1989-06-07 Nippon Precision Circuits Kk Voice signal reproduction circuit

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* Cited by examiner, † Cited by third party
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JPH01145699A (en) * 1987-12-02 1989-06-07 Nippon Precision Circuits Kk Voice signal reproduction circuit

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