JPS5911033A - Semiconductor integrated circuit - Google Patents

Semiconductor integrated circuit

Info

Publication number
JPS5911033A
JPS5911033A JP57119777A JP11977782A JPS5911033A JP S5911033 A JPS5911033 A JP S5911033A JP 57119777 A JP57119777 A JP 57119777A JP 11977782 A JP11977782 A JP 11977782A JP S5911033 A JPS5911033 A JP S5911033A
Authority
JP
Japan
Prior art keywords
circuit
linear
trs
input interface
mosfet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP57119777A
Other languages
Japanese (ja)
Inventor
Yuji Arai
荒井 勇二
Eiji Minamimura
南村 英二
Sadao Ogura
小倉 節生
Shizuo Kondo
近藤 静雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP57119777A priority Critical patent/JPS5911033A/en
Publication of JPS5911033A publication Critical patent/JPS5911033A/en
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/082Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
    • H03K19/091Integrated injection logic or merged transistor logic
    • H03K19/0912Static induction logic [STIL]

Landscapes

  • Engineering & Computer Science (AREA)
  • Logic Circuits (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)

Abstract

PURPOSE:To make setting of a signal level inputted to an I<2>L circuit easy and to extend the input amplitude of the I<2>L circuit, by using an MOSFET as an input interface in the I<2>L circuit receiving a signal from a linear circuit. CONSTITUTION:An injector current I0 is supplied to lateral pnp transistors (TRs) Q11-Q1n from a constant current source. Further, the base of the TRs Q11- Q1n and the emitter of npn switching TRs Q21-Q2n are connected to an injector terminal of an I<2>L circuit of the lower stage side. A negative power supply line of the lower stage side I<2>L circuit is grounded. MOSFETs Q2, Q2' are used as an input interface of the I<2>L circuit of each stage. Moreover, an output signal from a linear circuit is applied to the gate of the FETs Q2, Q2'. Since the threshold value is set optionally in a broader range in using the MOSFET as the input interface in comparison with a bipolar TR, the level setting of the linear circuit is done easily.

Description

【発明の詳細な説明】 この発明は、工2L(インテグレーテッド・インジェク
ション・ロジック)回路に言む半導体集積回路に関する
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor integrated circuit referred to as an integrated injection logic (2L) circuit.

従来より、第1図に示すよりな工2Lゲートが公知であ
る。I2L回路は、インジェクタ端子(ラテラルpnp
トランジスタQIoのエミッタ)に、0,7ボルト桿度
の屯圧紮印加して、定IIL流を流せば動作する。また
、l2LI構造は、通常のバイボーラエC(集積回路)
とほとんど同じプロセスの組合せで形成することができ
る。このことは、原理的にリニアICと工2L構成のテ
イジタルエCとが同じプロセスで1チツプICに構成で
きること紮怠味している。
Conventionally, a twisted 2L gate shown in FIG. 1 has been known. The I2L circuit connects the injector terminal (lateral pnp
It operates by applying a torrent pressure of 0.7 volts to the emitter of transistor QIo and flowing a constant IIL current. In addition, the l2LI structure is a normal bibolae C (integrated circuit)
can be formed using almost the same combination of processes. This makes it difficult to believe that, in principle, a linear IC and a digital IC with a 2L configuration can be configured into a single chip IC using the same process.

この場合、リニア回路から工2Lロジックへの入力回路
Vこおい−C1第1図に示すように、フォワードトラン
ジスタQ+ F用いている。このように、トランジスタ
Q+に用いて工2]Jに(g kjk入力するものとす
ると、次のような問題のあることが、本願発明者のイ0
(究に工って明ら力)にされた。
In this case, as shown in FIG. 1, the input circuit V-C1 from the linear circuit to the 2L logic uses a forward transistor Q+F. In this way, if it is used for transistor Q+ and (g kjk is input to
It was made into a clear power.

バイポーラトランジスタQ1に用いたのでは、その製造
第件trc無関係に、そのしきい11!電圧vBEが一
定となり、リニア回路の出力撮@は、上記し@XAll
1!!屯LEVお、に従って設定しなければならなぐ回
路的Ni1)約ゲ受けるものである、また、上VCトラ
ンジスタQIのコレクタ、エミッタ間礒圧により、ロー
レベル仙1の残り車圧が太きくなってしまうので出ノ月
辰幅が小びくなってし筐う。
When used in the bipolar transistor Q1, the threshold is 11! regardless of its manufacturing condition trc! The voltage vBE becomes constant, and the output of the linear circuit becomes @XAll as described above.
1! ! The circuit Ni1) must be set according to the LEV, and due to the collector-emitter pressure of the upper VC transistor QI, the remaining vehicle pressure of the low level Sen1 increases. Because I put it away, the width of the Denozuki Tatsu becomes smaller and smaller.

さらに、電、曽曳圧はリニア回路に従って、5ないし1
2ボルト様度と比戦的高い電圧會用いることになるので
、上F0.7ボルト哩度で動作する工2II 1+、!
+路から兄!しば、その無〃1電力力!大さくなってし
まう、そこで、本#1発明者等は、12も回路紮眠挿屯
圧Vこ対して直列形態に積み上けて、いわゆるスタック
ド構成として、上dじ1源直圧の七効利用忙図ること盆
考えlζ。この場合、上記バイポーラトランジスタQ+
 會用いたの′Cは、そのスイッチング動s’v vc
従い、インジェクク屯訊が工2L回路仙j刀・らリニア
回路側にぴすれてし葉ν。
Furthermore, the electric and drag pressures vary from 5 to 1 according to the linear circuit.
Since we will be using a relatively high voltage system with a voltage level of 2 volts, we will operate at a voltage level of 0.7 volts on F2II 1+,!
+Brother from the road! Well, that one electric power! Therefore, the inventors of this book #1 stacked up 12 in series with respect to the circuit drowsiness insertion pressure V to form a so-called stacked configuration. The idea of ``Bon'' is to use it effectively. In this case, the above bipolar transistor Q+
'C used in the meeting is its switching movement s'v vc
Therefore, the injector's control unit is pushed against the linear circuit side of the 2L circuit.

こりため、例えば、上dじI2Lゲートの1段側に他の
■2LL回路會設けた場合、上記トランジスタQ1〃)
・オンのときに% J二mt2インジェクタ′亀諏がリ
ニア回路1u11に流れで、その分だけ上段側1のイン
ジェクタ+1+、 61fが7す少[7てしまうので、
下段側のI’L+回路の信号伝達時間が変動し、゛電源
ラインにスイッチングノイズが発生してしまう。
Therefore, for example, if another 2LL circuit is provided on the first stage side of the upper I2L gate, the above transistor Q1)
・When it is on, the % J2 mt2 injector 'Kamesu' flows to the linear circuit 1u11, and the upper stage 1 injector +1+, 61f becomes 7 less [7].
The signal transmission time of the I'L+ circuit on the lower stage side fluctuates, and switching noise occurs on the power supply line.

この発明の目的は、リニア回路から工21J回路の人力
する悟号しベル設定r琴易にするとともに工2JJll
I回路の人力振1隔の拡大欠図ったインターフェイヌr
イJする半2j◆体果梢回路ケ提供することにある。
The purpose of this invention is to make it easier to manually set the bell setting of the 21J circuit from the linear circuit, and to
An enlarged and cut-out diagram of the human force amplitude of the I circuit.
The aim is to provide a semi-2j ◆ corporeal and peripheral circuit.

この発明の他の目的は、そのスイッチング動作により■
2LIIjl路1則でのインジェクタ電流のりこ勤71
3b1トしたインターフェイスr有する半導1杢集槓回
路才提供することにある。
Another object of the invention is that its switching operation allows
2LIIjl road 1 rule injector current control 71
The object of the present invention is to provide a semiconductor integrated circuit with a 3B1 interface.

この発明の他の目的は、以下の説明及び図面から明らか
になるであろう。
Other objects of the invention will become apparent from the following description and drawings.

匂−ト、この弁明r#:施例とともに旺州1に駅4明す
る。
Note, this explanation r#: I will go to Wangju 1st station 4th morning with the example.

第2図1/(は、この発明の一実施例の回路図か示きれ
ている。
FIG. 2 (1/) is a circuit diagram of an embodiment of the present invention.

この実施例では、ブラックボックスでボされているIJ
 ニア回路と、工2L回路とが公知の半導体集積回路の
製造技術によって、1個の半導体基板上において形成さ
れる。そして、荷に制限式れないか、工2L回路は、亀
曽車圧+Vに対して、直列形態の多段構成とされている
。丁なわち、上段側のI2L回路のインジェクタ端子、
吉い換えると、ラテラル1)np)ランジスタQ目ない
しQ+nのエミッタには、定量流源からインジェクタ電
1流工0が供給される。そして、この上段側の・I’L
回路の負の電源ライン、すなわち、上記pnp)ランジ
スタQ■ないしQ+nのベース、及びnpnスイッチン
グトランジスタQIIないしQznの工εツタには、下
段側の工2L回路の上gC同様なインジェクタ端子(正
の電源ライン)に接続されてbる。この下段側の工2L
回路における上記同様な負の電源ラインは、接地されて
いる。
In this example, the IJ
The near circuit and the 2L circuit are formed on one semiconductor substrate using known semiconductor integrated circuit manufacturing techniques. The load limiting type 2L circuit has a multi-stage configuration in series with respect to the Kamiso vehicle pressure +V. In other words, the injector terminal of the I2L circuit on the upper stage side,
In other words, the emitters of the lateral transistors Q to Q+n are supplied with injector current 0 from a constant flow source. And this upper row side ・I'L
The negative power supply line of the circuit, that is, the base of the above-mentioned pnp) transistors Q to Q+n, and the terminals of the npn switching transistors QII to Qzn are connected to the same injector terminal (positive connected to the power supply line). This lower side work 2L
The same negative power line in the circuit is grounded.

上記各段の工2L回路の人力インターフェイスとして、
MOEIFET(?縁ゲート型亀界効果トランジヌタ)
 Ql 、Qx’が用いられる。
As a human interface for the 2L circuits in each stage above,
MOEIFET (edge gate type tortoise effect transistor)
Ql and Qx' are used.

この実施例では、特に制限されないか、上配MQEI 
FffiTQt ICh’tよ、エンハンスメント5n
チヤンネルMO8FFiTによって構成されている。
In this embodiment, there are no particular restrictions or the upper MQEI
FffiTQt ICh't, Enhancement 5n
It is composed of channel MO8FFiT.

−ト、idMO8FETQ、2 + Q2’のゲートに
は、リニア回路からの出力信号が印加され、そのンース
C」1、それぞれの段の工2L回路の負の電源ラインに
接続される。そして、上記MO8FETQt  。
An output signal from the linear circuit is applied to the gates of MO8FETQ, 2 + Q2', and the gates thereof are connected to the negative power supply line of the circuit 2L circuit of each stage. And the above MO8FETQt.

Qlのドレイン出力が、対応する段における入カニ2L
ゲートのスイッチングトランジスタQ鵞r 。
The drain output of Ql is the input crab 2L in the corresponding stage.
Gate switching transistor QR.

Q21′のペースにそれぞれ伝えられる。Each is conveyed to the pace of Q21'.

この実施例のように、リニア回路からの10時91−H
る工2L回路における入力インターフェイスとしてMO
8FETQz 、Qt’ 會用いた場合には、バイポー
ラトランジスタ音用いた場合に比べて、七のしきい値電
圧tより広い範囲に任意に設定できるため、リニア回路
の出力回路でのレベル設定が容易になる。したがって、
例えば、上配しきい11目竜圧紮犬きく丁れば、ノイズ
マージンケ拡大格せることもできる。
As in this example, the 10 o'clock 91-H from the linear circuit
MO as an input interface in the 2L circuit
When using 8FETQz,Qt', compared to when using bipolar transistor sound, the threshold voltage t can be arbitrarily set in a wider range than 7, making it easier to set the level in the output circuit of the linear circuit. Become. therefore,
For example, if you use the 11th upper threshold, you can expand the noise margin.

ぼた、MOSFETは、電圧駆動されるものであり、面
速スイッチング動作r行なうので、リニア回路の出力回
路は、ttM、容敞の小さなトランジスタr用いること
かできる。したがって、リニア回路における出力回路の
チップサイズの小型化及び低消費車力什r図ることがで
きる。
However, since the MOSFET is driven by voltage and performs a surface speed switching operation, the output circuit of the linear circuit can use a transistor with a small capacity (ttM). Therefore, the chip size of the output circuit in the linear circuit can be reduced and power consumption can be reduced.

きらに、M OSF E T Q2 、 Q2’ Kオ
イテは、そのドレイン、ソース間の残り′PIL圧か小
さいので工2bクートに云えられる1g号撮1隔が太き
くでさるものとなる。
Furthermore, since the remaining 'PIL pressure between the drain and source of MOSFET Q2 and Q2' is small, the distance between the 1g and 1g, which can be said to be 2b, becomes larger.

また、上段側I”L回路のように、その下段にI’L回
路kWするものにおいては、人力インターフェイスでの
スイツヂング動作によって、下段側I”L回路でのイン
ジェクタ電流盆変化させることがない。丁なわち、MO
8FETQzのゲートから工2Ll!J路に電流供給か
行なわれることがなく、MO8FKTQ!のオン/オフ
に無関係に、pnpトランジスタQ目からの′電流はす
べてその負の電源ライン側にωLれる。したがって、上
段側の工2L回路に供給娯れたインジェクタ電流工0か
下段側の工2LL回路のインジェクタ% tAf、工0
としてそのまま第1用されることになるため、I”L回
路の亀諒ラインにスイッチングノイズか原理的に生じる
第 3 1gl &コローi、  上@(3M  OS
  F  J’+  T  Q 2  (Q 2’  
)   K半導体i!すh回路に構成する場合の一実剣
例のレイアウト図が示σれている。
Further, in an I'L circuit below it, such as an upper I''L circuit, which has a kW capacity, the injector current basin in the lower I''L circuit is not changed by switching operation at the manual interface. Ding, MO
Work 2Ll from the gate of 8FETQz! No current is supplied to the J path, and MO8FKTQ! Regardless of whether it is on or off, all of the current from the Q-th pnp transistor ωL flows to its negative power supply line side. Therefore, the injector current supplied to the upper 2L circuit is 0, or the injector current of the lower 2LL circuit is tAf, 0
Since it will be used as it is as it is, switching noise will theoretically occur in the main line of the I"L circuit.
F J'+ T Q 2 (Q 2'
) K semiconductor i! A layout diagram of an example of a case where the circuit is configured as a h circuit is shown.

この実施例では、p−1−型領域1.n−型領域2゜p
型溺城3ルびn 型領域4からなる公知のすL楊i々に
おいて、MO8FJiiTQ、2i形成するためVC1
法の半導体領域5と、10、極6とが追加きれる。
In this embodiment, p-1-type region 1. n-type region 2°p
VC1 to form MO8FJiiTQ, 2i in the known L range consisting of type 3 rubi n type region 4
The semiconductor regions 5 and 10 and the pole 6 can be added.

この工′)な素子構J告と1−ることにより、人力イン
タフェイス用のMOS FATのサイズr小さくでき、
I2Lゲートとの配線も不用となるぽかりでなく、アイ
ソレーションか不用になると因う利点が生じる。
By combining this technical element structure, the size of MOS FAT for human interface can be reduced.
There is an advantage that the wiring with the I2L gate is not unnecessary, and isolation is also unnecessary.

なお、MOSFETの導電型かnチャンネルとなるので
、前d[4夷側レリのように、そのチャンネル領域(p
−型領域うに対して止の篭用紮用いてオフ/オンさせよ
うとする場合には、このMO8FJflTQ*にエンハ
ンスメント型と丁ればよい。
Note that since the conductivity type of the MOSFET is n-channel, its channel region (p
- If you want to turn off/on the mold region by using a stopper, just attach the enhancement mold to this MO8FJflTQ*.

このように、人力インターフェイス用MO8FKTi、
j、nヂャンネル/pチャンネルト、エンハンヌメント
型/ディプレッション型との組合せにより神々の変流形
態ヶ採ることができる。
In this way, MO8FKTi for human interface,
By combining J, N channel/P channel, enhancement type/depression type, the transformation form of the gods can be taken.

この発明は、前記実施例の工うに工!L回路は、多段構
成である必要はない。すなわち、1段の工2L回路にお
いても、前記実施例において曲明したように、入力イン
ターフェイスとしてMO8FETケ用いることによりリ
ニア回路の出力街幅の設定か容易となり、■2Lゲート
への1.:V号撮幅か大きくなる等の効呆がイlられる
からである。
This invention is based on the technique of the above-mentioned embodiment! The L circuit does not need to have a multi-stage configuration. That is, even in a one-stage 2L circuit, as explained in the above embodiment, by using MO8FET as the input interface, it is easy to set the output width of the linear circuit, and 1. : This is because the effect of increasing the V-size imaging width is affected.

【図面の簡単な説明】[Brief explanation of drawings]

m1図は、公知の工’L回路とその人力インターフェイ
スの一例r示フー回路図1 、f!t 2図は、この発明の一実施例rボ丁回路図、
<IE3図F−j:xその一実施例ケ手丁レイアウト図
である。 ■・・・p 型領域、2・・・11−型領域、3・・・
p型領域、↓・・・n 型領域、5・・・p型領域、6
・・ゲート電極。 代理人 ブ「埋土 淘 1)オリ 挙
Figure m1 shows an example of a known engineering circuit and its human interface. Figure 2 is a circuit diagram of an embodiment of the present invention.
<IE3 Figure F-j:x This is a layout diagram of one embodiment. ■...p-type region, 2...11-type region, 3...
p-type region, ↓...n-type region, 5...p-type region, 6
...Gate electrode. Agent ``Buy soil removal 1) Ori selection

Claims (1)

【特許請求の範囲】 1、 リニア回路と、このリニア回路からの信号r七の
ゲートに受けるMOSFETと、このM08FFtTの
ドレイン出力才受ける工2し回路とケ言むことr特徴と
する半導体集積回路。 2 上記I2L回路は、礪源屯圧に対して多段構成とさ
れ、上記MO8FFiTは、対応する段の工2L回路と
同一の素子形成領域に形成されるものであること紮特徴
とする特W「請求の帥、囲第1項記載の半導体東積回路
装置。 3、土H己MOEIFETのドレインは、そのドレイン
出カヤ受ける工2Lゲートにおけるスイッチングトラン
ジスタのベース領域と共用されるものでるること?特徴
とする特許請求の組曲第2項記載の半導体集積回路。
[Claims] 1. A semiconductor integrated circuit characterized by a linear circuit, a MOSFET that receives a signal from the linear circuit at its gate, and a circuit that receives the drain output of this M08FFtT. . 2. The I2L circuit has a multi-stage configuration with respect to the source pressure, and the MO8FFiT is formed in the same element formation area as the I2L circuit of the corresponding stage. 3. The drain of the MOEIFET is shared with the base region of the switching transistor in the gate 2L that receives the drain output.Characteristics A semiconductor integrated circuit according to claim 2 of the claim.
JP57119777A 1982-07-12 1982-07-12 Semiconductor integrated circuit Pending JPS5911033A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP57119777A JPS5911033A (en) 1982-07-12 1982-07-12 Semiconductor integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP57119777A JPS5911033A (en) 1982-07-12 1982-07-12 Semiconductor integrated circuit

Publications (1)

Publication Number Publication Date
JPS5911033A true JPS5911033A (en) 1984-01-20

Family

ID=14769955

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57119777A Pending JPS5911033A (en) 1982-07-12 1982-07-12 Semiconductor integrated circuit

Country Status (1)

Country Link
JP (1) JPS5911033A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112017003994T5 (en) 2016-08-09 2019-04-18 Nidec Corporation MOTOR UNIT
DE112017004010T5 (en) 2016-08-09 2019-04-18 Nidec Corporation MOTOR UNIT
DE112017004012T5 (en) 2016-08-09 2019-04-25 Nidec Corporation MOTOR UNIT

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112017003994T5 (en) 2016-08-09 2019-04-18 Nidec Corporation MOTOR UNIT
DE112017004010T5 (en) 2016-08-09 2019-04-18 Nidec Corporation MOTOR UNIT
DE112017004012T5 (en) 2016-08-09 2019-04-25 Nidec Corporation MOTOR UNIT

Similar Documents

Publication Publication Date Title
JP2616142B2 (en) Output circuit
US4829201A (en) Gate circuit of combined field-effect and bipolar transistors
JPH01815A (en) BIFET logic circuit
KR980012402A (en) Analog switch circuit
JPS63501468A (en) CMOS to ECL interface circuit
US4490632A (en) Noninverting amplifier circuit for one propagation delay complex logic gates
RU2710937C1 (en) Triggering logic element nor
US3739194A (en) Static bipolar to mos interface circuit
US3898477A (en) Self ratioing input buffer circuit
JPS5911033A (en) Semiconductor integrated circuit
US5280204A (en) ECI compatible CMOS off-chip driver using feedback to set output levels
US3787737A (en) High speed/logic circuit
KR100228035B1 (en) Low voltage output circuit for semiconductor device
US4868904A (en) Complementary noise-immune logic
JPH08172348A (en) Output buffer circuit
JPH05102312A (en) Semiconductor integrated circuit
US5239212A (en) Gate circuit of combined field-effect and bipolar transistors with an improved discharge arrangement
JP2556684B2 (en) Logic circuit
JPS61174814A (en) Ecl output circuit
JPS59196625A (en) Logical circuit
JPS58103230A (en) Switching circuit
JPS6085623A (en) Cmos integrated circuit device
US5287021A (en) Low noise BICMOS circuit
EP0023210B1 (en) Tri-state logic buffer circuit
JP3068355B2 (en) Inverter circuit